【摘 要】
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本文介绍一种可配合DDR3 SDRAM物理层所需基于标准单元的全数字延时锁定环。该ADDLL对DDR3 SDRAM物理层的可集成性和先进工艺的兼容性效果很好,可以减少DDR3 SDRAM物理层的设
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本文介绍一种可配合DDR3 SDRAM物理层所需基于标准单元的全数字延时锁定环。该ADDLL对DDR3 SDRAM物理层的可集成性和先进工艺的兼容性效果很好,可以减少DDR3 SDRAM物理层的设计时间和设计复杂度,非常适合So C芯片使用。该设计采用40nm CMOS数字工艺实现版图,工作频率范围在667Mbps-1.6Gbps,闭环特性可以跟踪工艺、电压、温度的变化。仿真结果表明该设计产生符合DDR3SDRAM控制器规范所要求的一段固定延时（t SD）,来保证DDR3 SDRAM控制器能够正确捕获存储
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