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以延时和功耗为指标,对64KB SRAM进行了整体设计和实现。把解码器中传统的CMOS静态门修改成SCL和预充电门,提高了解码器速度;提出64:72的ECC编码方案,减少了电路尺寸和单元数;通过电容副本列产生灵敏放大器使能信号,提高了系统的灵活性。通过TT晶体管仿真,设计的SRAM延时是653.7ps,功耗是11.3mw。与主流设计方案相比,延时得到了明显的改善。