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基于FPGA快速AES算法IP核的设计与实现
基于FPGA快速AES算法IP核的设计与实现
来源 :计算机工程与应用 | 被引量 : 0次 | 上传用户:j15890193764
【摘 要】
:
用硬件实现数据加密过程比软件实现更具有优势,已成为信息安全的主流方向。数据传输速度则是加密系统的一个重要指标。文章基于FPGA采用流水线技术和优化设计,提出了一种更高效
【作 者】
:
李雪梅
欧海文
路而红
童新海
【机 构】
:
北京电子科技学院
【出 处】
:
计算机工程与应用
【发表日期】
:
2006年24期
【关键词】
:
数据加密
AES
FPGA
流水线
data encryption
AES
FPGA
pipelining
【基金项目】
:
国家自然科学基金资助项目(编号:60173016),学院信息安全重点实验室基金项目
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用硬件实现数据加密过程比软件实现更具有优势,已成为信息安全的主流方向。数据传输速度则是加密系统的一个重要指标。文章基于FPGA采用流水线技术和优化设计,提出了一种更高效的AES算法IP核的设计方法。在使用较低时钟频率的情况下,获得了更大的数据吞吐量和更快的传输速度。
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