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在使用VHDL语句时应注意信号和变量在基本用法、适用范围、行为特性等方面的不同;在描述组合逻辑电路时,为了避免引入不必要的寄存器,应选择带有ELSE结构的语句,或者使用"When...Else,Case"语句来代替IF结构;用IF语句描述寄存器功能时,有时禁止使用ELSE项.
VHDL中语句使用问题探讨
【摘 要】
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在使用VHDL语句时应注意信号和变量在基本用法、适用范围、行为特性等方面的不同;在描述组合逻辑电路时,为了避免引入不必要的寄存器,应选择带有ELSE结构的语句,或者使用"Whe
【机 构】
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黄淮学院
【出 处】
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天中学刊
【发表日期】
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2005年5期
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