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文章分析了CMOS逻辑门驱动长互连导线时产生的延迟情况，并给出了驱动的延迟模型。在此基础上提出一种新的考虑RC延迟时高速CMOS逻辑链的设计方法。并使用上述方法设计出一款4MbSRAM的高速译码电路。仿真表明在大扇出、大负载、长互连线的情形下，电路延迟时间仅有1．85ns。比传统的使用等效电容的优化方法快出0．12ns，电路面积节约30％。并且功耗明显的降低。