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在保证实时性的基础上，对FBMA计算结构进行了改进，提出了一种并行性可裁减的VLSI实现结构。通过对二维脉动阵列进行部分和分解、裁减与重用，以及采用双时钟策略和存储器交互方式，在不降低处理能力的前提下使图像模板匹配的硬件资源利用率进一步提高。文中给出了实时性与处理时钟及PE数量之间关系的数学描述，并在FPGA上对提出的计算结构进行了有效验证。