【摘 要】
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介绍了用基4Booth编码器,4 2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程.用Verilog描述了整个乘法器的设计硬件语言.在Active HDL5 1上进行功能仿真以及时序
【机 构】
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西安电子科技大学理学院,西安电子科技大学理学院 陕西西安 710071 ,陕西西安 710071
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介绍了用基4Booth编码器,4 2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程.用Verilog描述了整个乘法器的设计硬件语言.在Active HDL5 1上进行功能仿真以及时序后仿真,可知该设计在保证工作频率增加的情况下,版图面积会更小.
The design procedure of a 32 × 32 multiplier is described using a base 4Booth encoder, a 4 2 compressor, and an improved select carry adder. The design hardware language of the entire multiplier is described by Verilog. Functional simulation is performed on the Active HDL5 1 As well as the timing simulation, we can see the design to ensure that the operating frequency increases, the layout area will be smaller.
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