论文部分内容阅读
目前FPGA（fieldprogrammable gate array）在许多信号处理领域有了越来越多的应用，其中有不少是应用于矩阵的运算与变换。通过使用新一代FPGA中嵌入的DCM（digital clock manager）模块，可以针对矩阵运算的特点，对实现矩阵运算的硬件结构进行优化，从而大幅的降低在FPGA中实现矩阵运算所占用的硬件资源。本文以3×3矩阵乘法器为例对此类优化设计进行了详细介绍。