【摘 要】
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针对芯片生产过程中可能引入短路和断路等制造缺陷的问题，实现了基于扫描链测试的双核SoC芯片可测性设计电路；根据双核SoC中DSP硬核、CP，在CPU软核和其它硬件逻辑中插入新的扫描
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针对芯片生产过程中可能引入短路和断路等制造缺陷的问题，实现了基于扫描链测试的双核SoC芯片可测性设计电路；根据双核SoC中DSP硬核、CP，在CPU软核和其它硬件逻辑中插入新的扫描链电路；扫描链测试支持固定型故障测试和时延相关故障测试；针U软核特点采用不同的扫描链设计方案：利用DSP硬核中已有扫描链结构，将DSP测试端口复用到芯片顶层端口对时延故障测试，设计了片上时钟控制电路，利用PLL输出高速时钟脉冲进行实速测试；采用自动测试向量生成工具产生测试向量，结果表明，芯片固定型故障的测试覆盖率可以达到97．6
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