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在数字逻辑电路设计中,常常遇到一些对时钟分频的需求。本文实现了一种基于FPGA的软件化的分频方法,通过对不同的Verilog HDL语言程序语句进行比较分析和仿真综合。
用Verilog HDL实现基于FPGA的通用分频器的设计
【摘 要】
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在数字逻辑电路设计中,常常遇到一些对时钟分频的需求。本文实现了一种基于FPGA的软件化的分频方法,通过对不同的Verilog HDL语言程序语句进行比较分析和仿真综合。
【机 构】
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江西理工大学应用科学学院,武汉理工大学信息学院,江西赣州供电公司通信自动化分公司
【出 处】
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科技广场
【发表日期】
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2008年10期
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