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工业视频系统的应用，如机器视觉、监控专用显示器和医疗用显示器等，在将高分辨率视频数据从来源端传输至处理器或显示器时面临许多难题。市场上现有的解决方案(Camera Link、GigE Vision及其他LVDS接口)虽然可以满足目前工业市场的需求，但对于透过较长电缆线提供可靠的高速传输速度数据方面就会遇到问题。较高的交换数据速率通常都会导致EMI值的增加。而且，将系统成本与设计复杂性降至最低，是永恒不变的要求。
本文将探讨当系统提升至较高数据速率的嵌入式视频接口所面临相关的设计难题，并且提供多种可行的解决方案。
常见的工业视频应用所面临的难题
我们先来检视一下几种工业视频常见的应用。机器视觉系统需要将从数字元相机撷取下来的影像数据传输至远程的视频服务器上。数据传输速率受影像撷取的分辨率、位深度及讯框速率影响。一般而言，较高分辨率与位元深度的影像，是为了提供进行复杂分析时所需的细节数据。这对于因考虑体积缩小并且需要更精密检查功能的电子检查设备等应用至关重要。如果我们想要提高整体的检查传送率，那么就需要更快的讯框速率。
现今的机器视觉系统通常采用由Camera Link标准制定的通信接口。这个重要的标准发表于2000年10月，多年来一直为视觉行业成功地提供支持。此接口由串联化数据(7：1比率)的平行差动对以及平行差动频率所组成。图1所示为常见Camera Link接口。
采用低电压差动信号传输(LVDS)的7：1串联方案，可以为许多应用提供高效能以及强大的通信能力。但是，若将该技术扩展至较高数据吞吐量以及长距离时，就会出现一些限制与难题。当时钟速率提高和距离增长时，差动频率与数据对的平行特性就会容易受配对之间的偏斜影响而遭到破坏。由于在Cmarea Link的接收器端是使用独立频率信道对数据进行取样，因此保持正确的设定以及两者之间的关系非常重要。随着互连长度增加，对间偏斜也会增加，甚至可能会超过限制。为了将偏斜减至最小，可能需要选用比较高级且更昂贵的电缆线与连接器。
在工业显示器系统中，影像来源(成像器或图形控制器)与数字显示器之间的链接也面临着类似的难题。如同视觉系统一样，工业显示器系统也有类似的发展趋势，需要提高数据速率，并且支持高达全彩(每个像素24位元)的较高颜色深度。最为明显的发展趋势就是高画质(HD)甚至更高分辨率的应用，这些影像可为监控及医疗应用提供有用的细节。平行LVDS解决方案(类似于Camera Link使用的解决方案)具有同样的电缆偏斜限制。随着数据速率提高，偏斜要求限制会进一步减少，最大电缆长度也因此而缩短。
使用嵌入式频率接口可以消除配对之间的这种对间偏斜限制。所有数据与频率经过编码和串联化后，将透过单一差动对进行传输。解串联器接收序列串流，然后使用频率与数据恢复(CDR)电路解出频率与数据信号。
除了解决偏斜的问题外，串联化解决方案同时还提供许多其他方面的优点。仅驱动一个差动对可减小互连媒体的整体大小。这意谓着可以使用较小的电缆与连接器，从而将印刷电路板上的连接器使用面积减至最小，并使接口变得更小且更具弹性。减少电缆部件中的配对数目，以及消除对紧密时偏斜容错的限制，将可以让设计师使用较低成本的电缆。
转移至串联化接口对系统设计具有非常正面的影响。但是，在使用嵌入式频率方案进行设计时，必须考虑一些因素。首先要考虑的是差动对上的数据速率现在比较高。过去透过4个配对来传输的数据，现在仅透过一个配对进行传送，因此数据速率大约提高了4倍。
简化设计的技术
我们现在来探讨一下与较高传输速度接口以及可用于简化设计并提供强大功能且具有成本效益解决方案的各种功能与技术所需要考虑的一些因素。
在这种较高的数据传输速率下，信号的完整性显得尤为重要。我们将不再关注频率与数据的一致性，而是关注串联化数据串流内每个位的眼开口。在数据穿越电缆时，信号会因衰减、抖动及符号间干扰(ISI)效应而降级。要正确接收信号，电缆末端(解串联器输入端)的数据眼必须是“开启”状态。
电缆等化与波形还原(De-Emphaais)是专用于防止信号降级的两大功能。等化的作用是“重新开启”电缆最末端差动信号的数据眼。均衡器采用高通滤波器，以及与电缆线衰减曲线成反比的增益曲线。可对均衡器增益进行程序编辑的能力，允许透过不同种类的电缆与长度来进行效能优化的微调。此电路可以是分离式电路，或是内建于解串联器输入端。
第二项技术是信号波形还原，可防止符号间干扰(ISI)效应。依据不同数据型态的传输，可能会在电缆在线产生。这会妨碍快速切换至相反状态的能力。ISI会导致信号振幅降低，这种情况在传送单一位(举例来说，由D组成的一个长字符串正中间的“1”位)时特别明显。此单一位转换的能量不足以抵消电缆在线储存的电荷，因此在解串行器输入端的数据眼会呈现关闭的状态。
波形还原可以降低初始转换完成后，在线路上进行驱动的输出电压。如此即可将电缆上产生的电荷以及相关的直流偏移减至最少，使信号可以轻松转换为新状态。波形还原的等级应该可以自由进行调整，以便针对互连特性进行优化处理。
EMI-一个普遍性的问题
无论是使用传统接口还是使用串联化接口，所有系统都面临着一个共同的难题，那就是如何降低EMI。随着分辨率与颜色深度提高，边缘速率与信道切换次数也会提高，进而导致电磁辐射增加。此问题可以从多个面向解决，首先是从LVDS及其广泛用途着手。LVDS使用通用平行视频接口(4个数据对+1个频率对)，并且LVDS亦可使用于串联化嵌入式频率解决方案。
但是，来源与接收装置(视频服务器或显示器)之间的连接却可能使用LVCMOS接口。宽式平行LVCMOS输出总线是公认的电磁辐射“热点”。请务必尝试将与这些输出开关相关的能量降至最低，并尽可能扩展此能量的频谱。由于平行输出切换更快，因此需要提高边缘速率。输出转换应该尽可能缓慢至能够有效支持所需的开关频率与输出负载。具有可程序化输出驱动的解串联器可提供此弹性。
扩展能量的频谱是降低峰值电磁辐射的常见做法。在某些情况下，来源可能会提供展频频率。所选取的串联器与解串联器应该能够追踪此频率调变以获得最大效益。在来源端进行展频并非永远都可以被支持，因此还需要使用可自行产生展频输出的解串联器，以便降低输出“热点”上的电磁辐射。
即使是使用具有降低EMI功能的芯片组，也务必要遵循合理的印刷电路板设计惯例。
串联化视频的解决方案
美国国家半导体Channel-Link Ⅱ系列的串联器／解串联器芯片组，是专为简化串联化视频界面应用而设计。其特色包括有可支持HD 720p视频的75MHz最高频率频率、高达24位的数据、附带的视频同步信号以及视频像素频率，经过串联化后将成为单一低电压差动输出。
这些芯片组都提供可调式波形还原与等化功能，以便用于调整信号。
而独家专利的直流平衡编码方案以及数据随机化和加密功能，可将ISI减至最少并降低连结上的电磁辐射，从而扩展了频谱内容，而这些频谱内容不用经过扩展就会重复出现。串联器与解串联器的设计目的，是为了充分利用上游装置的展频频率，同时提供自行产生的展频频率。除了降低EMI之外，其他功能包括降低驱动强度，以及交错开关平行输出驱动器。所有零件都提供“自动休眠”省电功能，在输入接口处于非使用中状态时，就会切换至低功率模式。
并行总线可以与LVCMOS或LVDS(4个数据+1个频率)连接。此LVDS接口相当于美国国家半导体的28位Channel Link产品，并且提供简单易用的升级途径，其中的影像来源、讯框抓取点或显示控制器都包含整合式LVDS。
对于需要更高带宽与更长电缆线驱动的系统，美国国家半导体的FPGA-Link解决方案是理想选择。在接收装置和来源上与采用具有绝佳成本效益的FPGA时，在超过30m长的电缆线仍然可以获得高达3.125Gbps的数据速率。解串联器可提供重新定时的序列输出以驱动一连串的接收装置，这在并排显示器应用中特别有用。
使用串联化接口可以让嵌入式视频系统获得效能与成本两项重要的优势。可靠的设计惯例与技术，对于成功的实作非常重要。美国国家半导体的Channel-Link Ⅱ与FPGA-Link芯片组，提供具有信号调整功能的串联化接口，可将偏斜问题降至最低，并允许使用更长距离且更细小的电缆线。具备降低EMI的功能以及与各种来源和接收装置之间的兼容性，打造了简单易用且功能强大的解决方案。
本文将探讨当系统提升至较高数据速率的嵌入式视频接口所面临相关的设计难题，并且提供多种可行的解决方案。
常见的工业视频应用所面临的难题
我们先来检视一下几种工业视频常见的应用。机器视觉系统需要将从数字元相机撷取下来的影像数据传输至远程的视频服务器上。数据传输速率受影像撷取的分辨率、位深度及讯框速率影响。一般而言，较高分辨率与位元深度的影像，是为了提供进行复杂分析时所需的细节数据。这对于因考虑体积缩小并且需要更精密检查功能的电子检查设备等应用至关重要。如果我们想要提高整体的检查传送率，那么就需要更快的讯框速率。
现今的机器视觉系统通常采用由Camera Link标准制定的通信接口。这个重要的标准发表于2000年10月，多年来一直为视觉行业成功地提供支持。此接口由串联化数据(7：1比率)的平行差动对以及平行差动频率所组成。图1所示为常见Camera Link接口。
采用低电压差动信号传输(LVDS)的7：1串联方案，可以为许多应用提供高效能以及强大的通信能力。但是，若将该技术扩展至较高数据吞吐量以及长距离时，就会出现一些限制与难题。当时钟速率提高和距离增长时，差动频率与数据对的平行特性就会容易受配对之间的偏斜影响而遭到破坏。由于在Cmarea Link的接收器端是使用独立频率信道对数据进行取样，因此保持正确的设定以及两者之间的关系非常重要。随着互连长度增加，对间偏斜也会增加，甚至可能会超过限制。为了将偏斜减至最小，可能需要选用比较高级且更昂贵的电缆线与连接器。
在工业显示器系统中，影像来源(成像器或图形控制器)与数字显示器之间的链接也面临着类似的难题。如同视觉系统一样，工业显示器系统也有类似的发展趋势，需要提高数据速率，并且支持高达全彩(每个像素24位元)的较高颜色深度。最为明显的发展趋势就是高画质(HD)甚至更高分辨率的应用，这些影像可为监控及医疗应用提供有用的细节。平行LVDS解决方案(类似于Camera Link使用的解决方案)具有同样的电缆偏斜限制。随着数据速率提高，偏斜要求限制会进一步减少，最大电缆长度也因此而缩短。
使用嵌入式频率接口可以消除配对之间的这种对间偏斜限制。所有数据与频率经过编码和串联化后，将透过单一差动对进行传输。解串联器接收序列串流，然后使用频率与数据恢复(CDR)电路解出频率与数据信号。
除了解决偏斜的问题外，串联化解决方案同时还提供许多其他方面的优点。仅驱动一个差动对可减小互连媒体的整体大小。这意谓着可以使用较小的电缆与连接器，从而将印刷电路板上的连接器使用面积减至最小，并使接口变得更小且更具弹性。减少电缆部件中的配对数目，以及消除对紧密时偏斜容错的限制，将可以让设计师使用较低成本的电缆。
转移至串联化接口对系统设计具有非常正面的影响。但是，在使用嵌入式频率方案进行设计时，必须考虑一些因素。首先要考虑的是差动对上的数据速率现在比较高。过去透过4个配对来传输的数据，现在仅透过一个配对进行传送，因此数据速率大约提高了4倍。
简化设计的技术
我们现在来探讨一下与较高传输速度接口以及可用于简化设计并提供强大功能且具有成本效益解决方案的各种功能与技术所需要考虑的一些因素。
在这种较高的数据传输速率下，信号的完整性显得尤为重要。我们将不再关注频率与数据的一致性，而是关注串联化数据串流内每个位的眼开口。在数据穿越电缆时，信号会因衰减、抖动及符号间干扰(ISI)效应而降级。要正确接收信号，电缆末端(解串联器输入端)的数据眼必须是“开启”状态。
电缆等化与波形还原(De-Emphaais)是专用于防止信号降级的两大功能。等化的作用是“重新开启”电缆最末端差动信号的数据眼。均衡器采用高通滤波器，以及与电缆线衰减曲线成反比的增益曲线。可对均衡器增益进行程序编辑的能力，允许透过不同种类的电缆与长度来进行效能优化的微调。此电路可以是分离式电路，或是内建于解串联器输入端。
第二项技术是信号波形还原，可防止符号间干扰(ISI)效应。依据不同数据型态的传输，可能会在电缆在线产生。这会妨碍快速切换至相反状态的能力。ISI会导致信号振幅降低，这种情况在传送单一位(举例来说，由D组成的一个长字符串正中间的“1”位)时特别明显。此单一位转换的能量不足以抵消电缆在线储存的电荷，因此在解串行器输入端的数据眼会呈现关闭的状态。
波形还原可以降低初始转换完成后，在线路上进行驱动的输出电压。如此即可将电缆上产生的电荷以及相关的直流偏移减至最少，使信号可以轻松转换为新状态。波形还原的等级应该可以自由进行调整，以便针对互连特性进行优化处理。
EMI-一个普遍性的问题
无论是使用传统接口还是使用串联化接口，所有系统都面临着一个共同的难题，那就是如何降低EMI。随着分辨率与颜色深度提高，边缘速率与信道切换次数也会提高，进而导致电磁辐射增加。此问题可以从多个面向解决，首先是从LVDS及其广泛用途着手。LVDS使用通用平行视频接口(4个数据对+1个频率对)，并且LVDS亦可使用于串联化嵌入式频率解决方案。
但是，来源与接收装置(视频服务器或显示器)之间的连接却可能使用LVCMOS接口。宽式平行LVCMOS输出总线是公认的电磁辐射“热点”。请务必尝试将与这些输出开关相关的能量降至最低，并尽可能扩展此能量的频谱。由于平行输出切换更快，因此需要提高边缘速率。输出转换应该尽可能缓慢至能够有效支持所需的开关频率与输出负载。具有可程序化输出驱动的解串联器可提供此弹性。
扩展能量的频谱是降低峰值电磁辐射的常见做法。在某些情况下，来源可能会提供展频频率。所选取的串联器与解串联器应该能够追踪此频率调变以获得最大效益。在来源端进行展频并非永远都可以被支持，因此还需要使用可自行产生展频输出的解串联器，以便降低输出“热点”上的电磁辐射。
即使是使用具有降低EMI功能的芯片组，也务必要遵循合理的印刷电路板设计惯例。
串联化视频的解决方案
美国国家半导体Channel-Link Ⅱ系列的串联器／解串联器芯片组，是专为简化串联化视频界面应用而设计。其特色包括有可支持HD 720p视频的75MHz最高频率频率、高达24位的数据、附带的视频同步信号以及视频像素频率，经过串联化后将成为单一低电压差动输出。
这些芯片组都提供可调式波形还原与等化功能，以便用于调整信号。
而独家专利的直流平衡编码方案以及数据随机化和加密功能，可将ISI减至最少并降低连结上的电磁辐射，从而扩展了频谱内容，而这些频谱内容不用经过扩展就会重复出现。串联器与解串联器的设计目的，是为了充分利用上游装置的展频频率，同时提供自行产生的展频频率。除了降低EMI之外，其他功能包括降低驱动强度，以及交错开关平行输出驱动器。所有零件都提供“自动休眠”省电功能，在输入接口处于非使用中状态时，就会切换至低功率模式。
并行总线可以与LVCMOS或LVDS(4个数据+1个频率)连接。此LVDS接口相当于美国国家半导体的28位Channel Link产品，并且提供简单易用的升级途径，其中的影像来源、讯框抓取点或显示控制器都包含整合式LVDS。
对于需要更高带宽与更长电缆线驱动的系统，美国国家半导体的FPGA-Link解决方案是理想选择。在接收装置和来源上与采用具有绝佳成本效益的FPGA时，在超过30m长的电缆线仍然可以获得高达3.125Gbps的数据速率。解串联器可提供重新定时的序列输出以驱动一连串的接收装置，这在并排显示器应用中特别有用。
使用串联化接口可以让嵌入式视频系统获得效能与成本两项重要的优势。可靠的设计惯例与技术，对于成功的实作非常重要。美国国家半导体的Channel-Link Ⅱ与FPGA-Link芯片组，提供具有信号调整功能的串联化接口，可将偏斜问题降至最低，并允许使用更长距离且更细小的电缆线。具备降低EMI的功能以及与各种来源和接收装置之间的兼容性，打造了简单易用且功能强大的解决方案。