【摘 要】
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设计了一种基于90nm CMOS工艺的全数字锁相环,重点介绍了几种子模块电路结构,包括鉴频鉴相器、时间数字转换器、数字控制振荡器和新型2阶数字滤波器,分别对其性能进行了分析
【机 构】
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电子科技大学电子薄膜与集成器件国家重点实验室,
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设计了一种基于90nm CMOS工艺的全数字锁相环,重点介绍了几种子模块电路结构,包括鉴频鉴相器、时间数字转换器、数字控制振荡器和新型2阶数字滤波器,分别对其性能进行了分析。仿真测试结果表明,该锁相环具有输出频率高、锁定时间短、抖动小等特点。
An all-digital phase-locked loop based on 90nm CMOS process is designed. Several sub-module circuit structures are introduced in detail, including phase-frequency detector, time-to-digital converter, digitally controlled oscillator and new 2nd order digital filter respectively Its performance is analyzed. Simulation results show that the PLL has high output frequency, short lock time, small jitter and so on.
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