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本文从应用的角度举例说明了VHDL设计中信号与变量的区别,以及正确的使用方法,并介绍了为信号或变量赋予初始值的技巧.
VHDL设计中信号与变量问题的探讨
【摘 要】
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本文从应用的角度举例说明了VHDL设计中信号与变量的区别,以及正确的使用方法,并介绍了为信号或变量赋予初始值的技巧.
【机 构】
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北京联合大学师范学院电子信息系
【出 处】
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今日电子
【发表日期】
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2003年7期
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