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介绍了一个八位高速并行乘法器的IP设计，该乘法器的部分积产生电路采用非重叠的三位编码方式，并且改进了Wallace加法树内部的连线方式。用VHDL语言描述了整个设计，并在Altera公司EPF10K10LC84-3上实现了该乘法器。
基于可编程逻辑器件的高速乘法器IP设计
【摘 要】
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介绍了一个八位高速并行乘法器的IP设计，该乘法器的部分积产生电路采用非重叠的三位编码方式，并且改进了Wallace加法树内部的连线方式。用VHDL语言描述了整个设计，并在Altera公
【机 构】
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宁波大学信息科学与工程学院
【出 处】
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半导体技术
【发表日期】
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2001年8期
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