万兆以太网物理层编码芯片设计

来源 :数据采集与处理 | 被引量 : 0次 | 上传用户：liangmingming

【摘要】

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提出了一种并行处理的编解码方案.采用这种方案,设计了万兆以太网10 G BASE-R标准的物理编码子层发送端芯片.芯片由64 b/66 b编码、扰码和变速箱3部分组成.考虑到测试问题,该

【作者】

：

费瑞霞朱恩周忻赵文虎王志功

【机构】

：

东南大学射频与光电集成电路研究所

【出处】

：

数据采集与处理

【发表日期】

：

2004年1期

【关键词】

：

64b/66b编码并行处理方法扰码器变速箱

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提出了一种并行处理的编解码方案.采用这种方案,设计了万兆以太网10 G BASE-R标准的物理编码子层发送端芯片.芯片由64 b/66 b编码、扰码和变速箱3部分组成.考虑到测试问题,该芯片内置了伪随机码数据源.这种方案的优点是逻辑简单、速度快.芯片采用TSMC 0.18 μm CMOS工艺,用全定制方式实现.芯片引脚分布时参照PLCC48规格.

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