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面向众核处理器提出一种访存链路接口的现场可编程门阵列（Field-Programmable Gate Array,FPGA）验证平台,用于对处理器访存链路关键部件进行功能及可靠性测试.提出片上读写激励自动产生与检查机制、以太网接口硬件用户数据报协议（User Datagram Protocol,UDP）协议栈和FPGA芯片间多通道并行链路三项关键技术并进行设计实现.实验结果表明提出的各项关键技术功能正确,不仅丰富了功能验证中随机激励产生及结果验证的手段,而且实现了对链路数据检错和多lae间延迟偏斜纠正逻辑