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以实现全数字电机控制器的集成化为背景，提出一种可以在低成本FPGA上实现的SVPWM算法，并结合EDA技术和VerilogHDL硬件描述语言，设计为具有普通和低损耗两种开关模式的1P核。实验结果表明，该IP核符合功能要求，电路资源利用合理，复用性好，开关模式可根据需要随意设定，最高时钟运行频率达到31．73MHz，开关频率达到20kHz以上。