【摘 要】
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为达到IPSec实现的高速性、灵活性以及安全性,设计一个IPSec加速SoC。引入高速PCIE接口突破主机与SoC通信速度瓶颈;采取多核设计技术和层次化存储结构,构建以交叉存储为主的
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为达到IPSec实现的高速性、灵活性以及安全性,设计一个IPSec加速SoC。引入高速PCIE接口突破主机与SoC通信速度瓶颈;采取多核设计技术和层次化存储结构,构建以交叉存储为主的高速数据交换区和以邮箱为主的引擎间状态通信区;采用指令级并行和流水线并行技术,对IPSec协议中算法进行多核映射。实验结果表明,该SoC对于IPSec中典型分组密码算法AES的吞吐率可达1Gbps,对于认证算法SM3可达2Gbps,较好地满足了高速网络处理需求。
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