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随着集成电路设计规模的不断增大，在芯片中特别是系统芯片SOC（system on a chip）中组合电路的可测试性设计方法变得越来越重要。本文采用内建自测试技术对组合电路进行可测试性设计。文中详细分析了组合电路内建自测试的实现原理，通过将测试生成及响应分析逻辑置入电路内部，提高了电路的可控制性和可观察性，从而可使该电路的测试和诊断快速而有效。最后对8位行波进位加法器的内建自测试设计过程进行了详细分析，并通过MAX＋plusII进行了实现。