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摘 要：本文基于笔者多年从事模拟继承电路设计的相关工作经验，以模拟继承电路设计的自动化综合流程为对象，分析模拟集成电路设计的特征，提出了模拟集成电路高层综合和物理版图综合思路，相信对从事相关工作的同行能有所裨益。
关键词：模拟 集成电路 设计 自动化综合流程
中图分类号：TN431 文献标识码：A 文章编号：1672-3791（2013）03（a）-0062-02
随着超大规模集成电路设计技术及微电子技术的迅速发展，集成电路系统的规模越来越大。根据美国半导体工业协会（SIA）的预测，到2005年，微电子工艺将完全有能力生产工作频率为3.S GHz，晶体管数目达1.4亿的系统芯片。到2014年芯片将达到13.5 GHz的工作频率和43亿个晶体管的规模。集成电路在先后经历了小规模、中规模、大规模、甚大规模等历程之后，ASIC已向系统集成的方向发展，这类系统在单一芯片上集成了数字电路和模拟电路，其设计是一项非常复杂、繁重的工作，需要使用计算机辅助设计（CAD）工具以缩短设计时间，降低设计成本。
目前集成电路自动化设计的研究和开发工作主要集中在数字电路领域，产生了一些优秀的数字集成电路高级综合系统，有相当成熟的电子设计自动化（EDA）软件工具来完成高层次综合到低层次版图布局布线，出现了SYNOPSYS、CADENCE、MENTOR等国际上著名的EDA公司。相反，模拟集成电路自动化设计方法的研究远没有数字集成电路自动化设计技术成熟，模拟集成电路CAD发展还处于相当滞后的水平，而且离实用还比较遥远。目前绝大部分的模拟集成电路是由模拟集成电路设计专家手工设计完成，即采用简化的电路模型，使用仿真器对电路进行反复模拟和修正，并手工绘制其物理版图。传统手工设计方式效率极低，无法适应微电子工业的迅速发展。由于受数/模混合集成趋势的推动，模拟集成电路自动化设计方法的研究正逐渐兴起，成为集成电路设计领域的一个重要课题。工业界急需有效的模拟集成电路和数模混合电路设计的CAD工具，落后的模拟集成电路自动化设计方法和模拟CAD工具的缺乏已成为制约未来集成电路工业发展的瓶颈。
1 模拟集成电路的设计特征
为了缩短设计时间，模拟电路的设计有人提出仿效数字集成电路标准单元库的思想，建立一个模拟标准单元库，但是最终是行不通的。模拟集成电路设计比数字集成电路设计要复杂的得多，模拟集成电路设计主要特征如下。
（1）性能及结构的抽象表述困难。数字集成电路只需处理仅有0和1逻辑变量，可以很方便地抽象出不同类型的逻辑单元，并可将这些单元用于不同层次的电路设计。数字集成电路设计可以划分为六个层次：系统级、芯片级（算法级），RTL级、门级、电路级和版图级，电路这种抽象极大地促进了数字集成电路的设计过程，而模拟集成电路很难做出这类抽象。模拟集成电路的性能及结构的抽象表述相对困难是目前模拟电路自动化工具发展相对缓慢，缺乏高层次综合的一个重要原因。
（2）对干扰十分敏感。模拟信号处理过程中要求速度和精度的同时，模拟电路对器件的失配效应、信号的耦合效应、噪声和版图寄生干扰比数字集成电路要敏感得多。设计过程中必须充分考虑偏置条件、温度、工艺涨落及寄生参数对电路特性能影响，否则这些因素的存在将降低模拟电路性能，甚至会改变电路功能。与数字集成电路的版图设计不同，模拟集成电路的版图设计将不仅是关心如何获得最小的芯片面积，还必须精心设计匹配器件的对称性、细心处理连线所产生的各种寄生效应。在系统集成芯片中，公共的电源线、芯片的衬底、数字部分的开关切换将会使电源信号出现毛刺并影响模拟电路的工作，同时通过衬底祸合作用波及到模拟部分，从而降低模拟电路性能指标。
（3）性能指标繁杂。描述模拟集成电路行为的性能指标非常多，以运算放大器为例，其性能指标包括功耗、低频增益、摆率、带宽、单位增益频率、相位余度、输入输出阻抗、输入输出范围、共模信号输入范围、建立时间、电源电压抑制比、失调电压、噪声、谐波失真等数十项，而且很难给出其完整的性能指标。在给定的一组性能指标的条件下，通常可能有多个模拟电路符合性能要求，但对其每一项符合指标的电路而言，它们仅仅是在一定的范围内对个别的指标而言是最佳的，没有任何电路对所有指标在所有范围内是最佳的。
（4）建模和仿真困难。尽管模拟集成电路设计已经有了巨大的发展，但是模拟集成电路的建模和仿真仍然存在难题，这迫使设计者利用经验和直觉来分析仿真结果。模拟集成电路的设计必须充分考虑工艺水平，需要非常精确的器件模型。器件的建模和仿真过程是一个复杂的工作，只有电路知识广博和实践经验丰富的专家才能胜任这一工作。目前的模拟系统验证的主要工具是SPICE及基于SPICE的模拟器，缺乏具有高层次抽象能力的设计工具。模拟和数模混合信号电路与系统的建模和仿真是急需解决的问题，也是EDA研究的重点。VHDL-AMS已被IEEE定为标准语言，其去除了现有许多工具内建模型的限制，为模拟集成电路开拓了新的建模和仿真领域。
（5）拓扑结构层出不穷。逻辑门单元可以组成任何的数字电路，这些单元的功能单一，结构规范。模拟电路的则不是这样，没有规范的模拟单元可以重复使用。
2 模拟IC的自动化综合流程
模拟集成电路自动综合是指根据电路的性能指标，利用计算机实现从系统行为级描述到生成物理版图的设计过程。在模拟集成电路自动综合领域，从理论上讲，从行为级、结构级、功能级直至完成版图级的层次的设计思想是模拟集成电路的设计中展现出最好的前景。将由模拟集成电路自动化综合过程分为两个过程。
模拟集成电路的高层综合、物理综合。在高层综合中又可分为结构综合和电路级综合。由系统的数学或算法行为描述到生成抽象电路拓扑结构过程称为结构级综合，将确定电路具體的拓扑结构和确定器件尺寸的参数优化过程称为电路级综合。而把器件尺寸优化后的电路图映射成与工艺相关和设计规则正确的版图过程称为物理综合。模拟集成电路自动化设计流程如图1所示。 2.1 模拟集成电路高层综合
与传统手工设计模拟电路采用自下而上（Bottom-up）设计方法不同，模拟集成电路CAD平台努力面向从行为级、结构级、功能级、电路级、器件级和版图级的（Top-down）的设计方法。在模拟电路的高层综合中，首先将用户要求的电路功能、性能指标、工艺条件和版图约束条件等用数学或算法行为级的语言描述。目前应用的SPICE、MAST、SpectreHDL或者不支持行为级建模，或者是专利语言，所建模型与模拟环境紧密结合，通用性差，没有被广泛接受。IEEE于1999年3月正式公布了工业标准的数/模硬件描述语言VHDL-AMS。VHDL-1076.1标准的出现为模拟电路和混合信号设计的高层综合提供了基础和可能。VHDL一AMS是VHDL语言的扩展，重点在模拟电路和混合信号的行为级描述，最终实现模拟信号和数模混合信号的结构级描述、仿真和综合125，28]。为实现高层次的混合信号模拟，采用的办法是对现有数字HDL的扩展或创立新的语言，除VHDL.AMS以外，其它几种模拟及数/模混合信号硬件描述语言的标准还有MHDL和Verilog-AMS。
2.2 物理版图综合
高层综合之后进入物理版图综合阶段。物理综合的任务是从具有器件尺寸的电路原理图得到与工艺条件有关和设计规则正确的物理版图。由于模拟电路的功能和性能指标强烈地依赖于电路中每一个元件参数，版图寄生参数的存在将使元件参数偏离其设计值，从而影响电路的性能。需要考虑电路的二次效应对电路性能的影响，对版图进行评估以保证寄生参数、器件失配效应和信号间的祸合效应对电路特性能影响在允许的范围内。基于优化的物理版图综合在系统实现时采用代价函数表示设计知识和各种约束条件，对制造成本和合格率进行评估，使用模拟退火法来获取最佳的物理版图。基于规则的物理版图综合系统将模拟电路设计专家的设计经验抽象为一组规则，并用这些规则来指导版图的布线布局。在集成电路物理综合过程中，在保证电路性能的前提下，尽量降低芯片面积和功耗是必要的。同时应当在电路级综合进行拓扑选择和优化器件尺寸階段对电路中各器件之间的匹配关系应用明确的要求，以此在一定的拓扑约束条件下来指导模拟集成电路的版图综合。
模拟电路设计被认为是一项知识面广，需多阶段和重复多次设计，常常要求较长时间，而且设计要运用很多的技术。在模拟电路自动综合设计中，从行为描述到最终的版图过程中，还需要用专门的CAD工具从电路版图的几何描述中提取电路信息过程。除电路的固有器件外，提取还包括由版图和芯片上互相连接所造成的寄生参数和电阻。附加的寄生成分将导致电路特性恶化，通常会带来不期望的状态转变，导致工作频率范围的缩减和速度性能的降低。因此投片制造前必须经过电路性能验证，即后模拟阶段，以保证电路的设计符合用户的性能要求。正式投片前还要进行测试和SPICE模拟，确定最终的设计是否满足用户期望的性能要求。高层综合和物理综合从不同角度阐述了模拟集成电路综合的设计任务。电路的拓扑选择和几何尺寸可以看成电路的产生方面，物理版图综合得到模拟集成电路的电路版图，可以认为电路的几何设计方面。
参考文献
[1] 杨盛波，唐宁，覃贤芳.一种用于RFID标签芯片LDO稳压源的设计[J].安防科技，2008（12）.
[2] 杜广涛，陈向东，梁恒，等.低压低功耗CMOS电流运算放大器的设计[J].半导体技术，2007（11）.
关键词：模拟 集成电路 设计 自动化综合流程
中图分类号：TN431 文献标识码：A 文章编号：1672-3791（2013）03（a）-0062-02
随着超大规模集成电路设计技术及微电子技术的迅速发展，集成电路系统的规模越来越大。根据美国半导体工业协会（SIA）的预测，到2005年，微电子工艺将完全有能力生产工作频率为3.S GHz，晶体管数目达1.4亿的系统芯片。到2014年芯片将达到13.5 GHz的工作频率和43亿个晶体管的规模。集成电路在先后经历了小规模、中规模、大规模、甚大规模等历程之后，ASIC已向系统集成的方向发展，这类系统在单一芯片上集成了数字电路和模拟电路，其设计是一项非常复杂、繁重的工作，需要使用计算机辅助设计（CAD）工具以缩短设计时间，降低设计成本。
目前集成电路自动化设计的研究和开发工作主要集中在数字电路领域，产生了一些优秀的数字集成电路高级综合系统，有相当成熟的电子设计自动化（EDA）软件工具来完成高层次综合到低层次版图布局布线，出现了SYNOPSYS、CADENCE、MENTOR等国际上著名的EDA公司。相反，模拟集成电路自动化设计方法的研究远没有数字集成电路自动化设计技术成熟，模拟集成电路CAD发展还处于相当滞后的水平，而且离实用还比较遥远。目前绝大部分的模拟集成电路是由模拟集成电路设计专家手工设计完成，即采用简化的电路模型，使用仿真器对电路进行反复模拟和修正，并手工绘制其物理版图。传统手工设计方式效率极低，无法适应微电子工业的迅速发展。由于受数/模混合集成趋势的推动，模拟集成电路自动化设计方法的研究正逐渐兴起，成为集成电路设计领域的一个重要课题。工业界急需有效的模拟集成电路和数模混合电路设计的CAD工具，落后的模拟集成电路自动化设计方法和模拟CAD工具的缺乏已成为制约未来集成电路工业发展的瓶颈。
1 模拟集成电路的设计特征
为了缩短设计时间，模拟电路的设计有人提出仿效数字集成电路标准单元库的思想，建立一个模拟标准单元库，但是最终是行不通的。模拟集成电路设计比数字集成电路设计要复杂的得多，模拟集成电路设计主要特征如下。
（1）性能及结构的抽象表述困难。数字集成电路只需处理仅有0和1逻辑变量，可以很方便地抽象出不同类型的逻辑单元，并可将这些单元用于不同层次的电路设计。数字集成电路设计可以划分为六个层次：系统级、芯片级（算法级），RTL级、门级、电路级和版图级，电路这种抽象极大地促进了数字集成电路的设计过程，而模拟集成电路很难做出这类抽象。模拟集成电路的性能及结构的抽象表述相对困难是目前模拟电路自动化工具发展相对缓慢，缺乏高层次综合的一个重要原因。
（2）对干扰十分敏感。模拟信号处理过程中要求速度和精度的同时，模拟电路对器件的失配效应、信号的耦合效应、噪声和版图寄生干扰比数字集成电路要敏感得多。设计过程中必须充分考虑偏置条件、温度、工艺涨落及寄生参数对电路特性能影响，否则这些因素的存在将降低模拟电路性能，甚至会改变电路功能。与数字集成电路的版图设计不同，模拟集成电路的版图设计将不仅是关心如何获得最小的芯片面积，还必须精心设计匹配器件的对称性、细心处理连线所产生的各种寄生效应。在系统集成芯片中，公共的电源线、芯片的衬底、数字部分的开关切换将会使电源信号出现毛刺并影响模拟电路的工作，同时通过衬底祸合作用波及到模拟部分，从而降低模拟电路性能指标。
（3）性能指标繁杂。描述模拟集成电路行为的性能指标非常多，以运算放大器为例，其性能指标包括功耗、低频增益、摆率、带宽、单位增益频率、相位余度、输入输出阻抗、输入输出范围、共模信号输入范围、建立时间、电源电压抑制比、失调电压、噪声、谐波失真等数十项，而且很难给出其完整的性能指标。在给定的一组性能指标的条件下，通常可能有多个模拟电路符合性能要求，但对其每一项符合指标的电路而言，它们仅仅是在一定的范围内对个别的指标而言是最佳的，没有任何电路对所有指标在所有范围内是最佳的。
（4）建模和仿真困难。尽管模拟集成电路设计已经有了巨大的发展，但是模拟集成电路的建模和仿真仍然存在难题，这迫使设计者利用经验和直觉来分析仿真结果。模拟集成电路的设计必须充分考虑工艺水平，需要非常精确的器件模型。器件的建模和仿真过程是一个复杂的工作，只有电路知识广博和实践经验丰富的专家才能胜任这一工作。目前的模拟系统验证的主要工具是SPICE及基于SPICE的模拟器，缺乏具有高层次抽象能力的设计工具。模拟和数模混合信号电路与系统的建模和仿真是急需解决的问题，也是EDA研究的重点。VHDL-AMS已被IEEE定为标准语言，其去除了现有许多工具内建模型的限制，为模拟集成电路开拓了新的建模和仿真领域。
（5）拓扑结构层出不穷。逻辑门单元可以组成任何的数字电路，这些单元的功能单一，结构规范。模拟电路的则不是这样，没有规范的模拟单元可以重复使用。
2 模拟IC的自动化综合流程
模拟集成电路自动综合是指根据电路的性能指标，利用计算机实现从系统行为级描述到生成物理版图的设计过程。在模拟集成电路自动综合领域，从理论上讲，从行为级、结构级、功能级直至完成版图级的层次的设计思想是模拟集成电路的设计中展现出最好的前景。将由模拟集成电路自动化综合过程分为两个过程。
模拟集成电路的高层综合、物理综合。在高层综合中又可分为结构综合和电路级综合。由系统的数学或算法行为描述到生成抽象电路拓扑结构过程称为结构级综合，将确定电路具體的拓扑结构和确定器件尺寸的参数优化过程称为电路级综合。而把器件尺寸优化后的电路图映射成与工艺相关和设计规则正确的版图过程称为物理综合。模拟集成电路自动化设计流程如图1所示。 2.1 模拟集成电路高层综合
与传统手工设计模拟电路采用自下而上（Bottom-up）设计方法不同，模拟集成电路CAD平台努力面向从行为级、结构级、功能级、电路级、器件级和版图级的（Top-down）的设计方法。在模拟电路的高层综合中，首先将用户要求的电路功能、性能指标、工艺条件和版图约束条件等用数学或算法行为级的语言描述。目前应用的SPICE、MAST、SpectreHDL或者不支持行为级建模，或者是专利语言，所建模型与模拟环境紧密结合，通用性差，没有被广泛接受。IEEE于1999年3月正式公布了工业标准的数/模硬件描述语言VHDL-AMS。VHDL-1076.1标准的出现为模拟电路和混合信号设计的高层综合提供了基础和可能。VHDL一AMS是VHDL语言的扩展，重点在模拟电路和混合信号的行为级描述，最终实现模拟信号和数模混合信号的结构级描述、仿真和综合125，28]。为实现高层次的混合信号模拟，采用的办法是对现有数字HDL的扩展或创立新的语言，除VHDL.AMS以外，其它几种模拟及数/模混合信号硬件描述语言的标准还有MHDL和Verilog-AMS。
2.2 物理版图综合
高层综合之后进入物理版图综合阶段。物理综合的任务是从具有器件尺寸的电路原理图得到与工艺条件有关和设计规则正确的物理版图。由于模拟电路的功能和性能指标强烈地依赖于电路中每一个元件参数，版图寄生参数的存在将使元件参数偏离其设计值，从而影响电路的性能。需要考虑电路的二次效应对电路性能的影响，对版图进行评估以保证寄生参数、器件失配效应和信号间的祸合效应对电路特性能影响在允许的范围内。基于优化的物理版图综合在系统实现时采用代价函数表示设计知识和各种约束条件，对制造成本和合格率进行评估，使用模拟退火法来获取最佳的物理版图。基于规则的物理版图综合系统将模拟电路设计专家的设计经验抽象为一组规则，并用这些规则来指导版图的布线布局。在集成电路物理综合过程中，在保证电路性能的前提下，尽量降低芯片面积和功耗是必要的。同时应当在电路级综合进行拓扑选择和优化器件尺寸階段对电路中各器件之间的匹配关系应用明确的要求，以此在一定的拓扑约束条件下来指导模拟集成电路的版图综合。
模拟电路设计被认为是一项知识面广，需多阶段和重复多次设计，常常要求较长时间，而且设计要运用很多的技术。在模拟电路自动综合设计中，从行为描述到最终的版图过程中，还需要用专门的CAD工具从电路版图的几何描述中提取电路信息过程。除电路的固有器件外，提取还包括由版图和芯片上互相连接所造成的寄生参数和电阻。附加的寄生成分将导致电路特性恶化，通常会带来不期望的状态转变，导致工作频率范围的缩减和速度性能的降低。因此投片制造前必须经过电路性能验证，即后模拟阶段，以保证电路的设计符合用户的性能要求。正式投片前还要进行测试和SPICE模拟，确定最终的设计是否满足用户期望的性能要求。高层综合和物理综合从不同角度阐述了模拟集成电路综合的设计任务。电路的拓扑选择和几何尺寸可以看成电路的产生方面，物理版图综合得到模拟集成电路的电路版图，可以认为电路的几何设计方面。
参考文献
[1] 杨盛波，唐宁，覃贤芳.一种用于RFID标签芯片LDO稳压源的设计[J].安防科技，2008（12）.
[2] 杜广涛，陈向东，梁恒，等.低压低功耗CMOS电流运算放大器的设计[J].半导体技术，2007（11）.