【摘 要】
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文章针对通信接收机小型化的要求提出了一种接收机频率源的设计思路,采用TSMC 0.18 μm 1P6M混合信号工艺设计锁相环(phase locked loop,PLL)电路结构,设计了一种具有快速锁
【机 构】
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中国电子科技集团公司第三十六研究所,合肥工业大学电子科学与应用物理学院
【基金项目】
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中电科机载雷达TR组件资助项目(SW357X)
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文章针对通信接收机小型化的要求提出了一种接收机频率源的设计思路,采用TSMC 0.18 μm 1P6M混合信号工艺设计锁相环(phase locked loop,PLL)电路结构,设计了一种具有快速锁定时间、较宽频率调谐范围、低相位噪声的电荷泵锁相环(charge pump phase locked loop,CPPLL)。使用Cadence Spectre对电路进行仿真,电路整体具有在输入参考频率23~600 MHz之间产生1.92~2.62 GHz的时钟信号功能。在中心频率2.3 GHz、偏移载波频率
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