【摘 要】
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本设计采用了硬件描述语言VHDL编写代码,在QuartusⅡ软件环境下,采用层次化设计与模块化的方法,基于FPGA的设计了多功能数字钟。多功能数字钟由分频器模块、时钟计数模块、校
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本设计采用了硬件描述语言VHDL编写代码,在QuartusⅡ软件环境下,采用层次化设计与模块化的方法,基于FPGA的设计了多功能数字钟。多功能数字钟由分频器模块、时钟计数模块、校时控制模块、整点报时与音乐演奏模块、数据选择模块、译码显示模块,数字跑表模块构成。经过程序编译和模块仿真,在实验板上下载验证,该系统可以完成时、分、秒的正常显示,通过按键切换功能模式,进入闹钟时间设定、校时、数字跑表模式。可以手动调整时间,设定闹钟及数字跑表计时。
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