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状态机是时序逻辑设计中的重要的算法模型,该文通过VHDL语言描述了一个复杂度为三的查表状态机的实现过程,并利用MAX-PLUSII软件平台的仿真特性验证了其正确性。
基于时序驱动的FPGA查表状态机原理
【摘 要】
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状态机是时序逻辑设计中的重要的算法模型,该文通过VHDL语言描述了一个复杂度为三的查表状态机的实现过程,并利用MAX-PLUSII软件平台的仿真特性验证了其正确性。
【机 构】
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湖南理工职业学院信息工程系
【出 处】
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电脑知识与技术
【发表日期】
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2009年7X期
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