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如果在具有多个时钟的非同步系统中使用FPGA,或者系统中的时钟频率或相位与FPGA所使用时钟频率或相位不同,那么设计就会遇到亚稳态问题.不幸的是,如果设计遇到上述情况,是没有办法完全解决亚稳态问题的,不过还是有一些方法可降低系统出现亚稳态问题的几率.
利用IDDR简化亚稳态
【摘 要】
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如果在具有多个时钟的非同步系统中使用FPGA,或者系统中的时钟频率或相位与FPGA所使用时钟频率或相位不同,那么设计就会遇到亚稳态问题.不幸的是,如果设计遇到上述情况,是没
【机 构】
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Telefonica I+D公司
【出 处】
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今日电子
【发表日期】
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2010年12期
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