论文部分内容阅读
通过分析基于尾比特技术的Viterbi译码算法,提出了一种利用Viterbi译码器IP核、并基于DspBuilder设计流程的(2,1,2)4比特量化软判决Viterbi译码器的FPGA设计方案.在Matlab的Simulink环境下构建了删余卷积码编解码仿真系统进行性能测试,仿真结果显示该设计性能良好.