【摘 要】
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低密度奇偶校验码（LDPC）因其性能逼近Shannon限而被广泛应用于通信系统.为满足时变或有干扰的信道上可靠传输的通信要求,本文设计并实现了一种码长固定、码率灵活可变的LDPC码.
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低密度奇偶校验码（LDPC）因其性能逼近Shannon限而被广泛应用于通信系统.为满足时变或有干扰的信道上可靠传输的通信要求,本文设计并实现了一种码长固定、码率灵活可变的LDPC码.利用近似下三角形式结构的校验矩阵直接编码,通过减少信息位和增加校验位,实现不同码率的灵活切换.译码基于简化和积译码算法得到的归一化最小和算法,并采用部分并行译码形式,在保证译码效率同时,兼顾FPGA资源消耗.硬件实现采用FPGA实现码长12960比特,码率2/3,1/3和1/6的LDPC码.
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