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设计了一种适用于时间交织模数转换器的低抖动延迟锁定环，实现了12相时钟输出和6倍频输出功能．论文提出了一种基于信号通路切换的鉴频鉴相器，有效减小了工艺、电压、温度等对延迟锁定环性能的影响，优化了环路的抖动性能．延迟锁定环采用65nmCMOS工艺设计，芯片面积90μm×110μm，版图仿真验证其工作频率范围40～110MHz，电路整体功耗1．6mW，锁定时间小于1．2μs，均方根抖动为8．1μs，可满足模数转换器对时钟的要求．论文所采用的切换型鉴频鉴相器，相比于传统的鉴频鉴相器，其输出时钟的均方根