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本文介绍了一种新颖的针对Viterbi译码器ACS模块(加比选模块)的集成电路设计方法:串并结合的实现方法。这种设计方法的优点在于一方面可以克服全串行设计造成的时延过大问题,另一方面可以实现较之全并行设计的芯片面积优化。这种串并结合的设计方法在数字通信领域将会有很大的使用价值。
Viterbi译码器ACS模块的串并结合IC设计
【摘 要】
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本文介绍了一种新颖的针对Viterbi译码器ACS模块(加比选模块)的集成电路设计方法:串并结合的实现方法。这种设计方法的优点在于一方面可以克服全串行设计造成的时延过大问题,
【机 构】
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同济大学中德学院
【出 处】
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集成电路应用
【发表日期】
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2005年06期
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