论文部分内容阅读
随着特征尺寸进入纳米尺度，相邻连线之间的电容耦合对电路时序的影响越来越大，并可能使得电路在运行时失效．准确和快速地估计电路中的串扰效应影响，找到电路中潜在的串扰时延故障目标，并针对这些故障进行测试是非常必要的．文中提出了一种基于通路的考虑多串扰引起的时延效应的静态时序分析方法，该方法通过同时考虑临界通路及为其所有相关侵略线传播信号的子通路来分析多串扰耦合效应．该方法引入了新的数据结构“跳变图”来记录所有可能的信号跳变时间，能够精确地找到潜在的串扰噪声源，并在考虑串扰时延的情况下有效找到临界通路及引起其最大