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介绍了基于Altera公司的系列FPGA的AES-128加密算法的具体实现方案，优化了字节替换，设计了简化结构的列混合／逆列混合变换，最终实现了加解密模块的复用，从而有效减少了硬件资源的消耗。通过在芯片EP1C12Q240C8上的验证，在100MHz工作频率下，数据吞吐率达到256Mbps，而芯片规模不超过30K门。试验表明该方案能够以较少的资源获得较高的吞吐率。