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为了能在数字通信系统的接收端对信息进行正确译码.需产生一个用作取样判决的位定时脉冲.对采用数字锁相环提取定时脉冲的方法进行分析.提出了一种由微分超前/滞后型鉴相器构成数字锁相环的Verilog-HDL建模方案和基于FPGA实现该方案的设计过程,给出了仿真结果、以锁相环在CMI线路码译码中的应用为例.验证了该锁相环工作的可靠性、