【摘 要】
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文章针对高速ADC数据端易出现时钟、数据相位偏差的问题,提出了一种基于FPGA中自带的IODELAY模块的自校准设计。文章介绍了该自校准设计实现的硬件平台及FPGA逻辑方法,并对该
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文章针对高速ADC数据端易出现时钟、数据相位偏差的问题,提出了一种基于FPGA中自带的IODELAY模块的自校准设计。文章介绍了该自校准设计实现的硬件平台及FPGA逻辑方法,并对该设计在测试平台上进行了验证测试,验证结果表明,该技术能够有效地解决ADC数据端出现时钟、数据相位偏差的问题,提高ADC的性能。
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