【摘 要】
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为了解决目前SDH通信中并行拢码方法存在的不足,提出了一种新的并行扰码方法。将并行扰码处理过程归结为对m序列的采样过程。当采样间隔为2的幂次时,m序列的采样子序列与原序
【机 构】
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国防科学技术大学机电工程与自动化学院
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为了解决目前SDH通信中并行拢码方法存在的不足,提出了一种新的并行扰码方法。将并行扰码处理过程归结为对m序列的采样过程。当采样间隔为2的幂次时,m序列的采样子序列与原序列具有相同的生成多项式,只是起始状态不同。利用这一性质,并行扰码处理器可分解为数个并行位宽更小的并行扰码器,从而提高了运行速率。该处理器结构简单,不占用硬件寄存器资源,能更好地满足高速传输系统中的时序要求。用FPGA实现了该方法并在实际中得到了验证。
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