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摘要：基于板极设计高速化，复杂化的发展趋势，缩短设计进入市场时间的方法无疑成为各个设计公司的焦点。现有的EDA工具可以帮助工程师在确定系统框架并完成原理图输入工作后进行电气规范规则等的检查来减少设计错误，但是EDA工具在硬件连接错误检查方面的功能有所欠缺。本文讨论了一种基于实用报表提取语言的数据库处理工具进行硬件连接检查的新方法的可行性以及优越性。
关键词：板级设计；EDA工具；硬件连接检查；Perl语言
中图分类号： TP311文献标识码：A文章编号：1009-3044(2008)33-1496-02
Discussion of Hardware Connectivity validation method in Board Level Design
JIANG Yuan-jun, WU Xiu-long
(School of Electronic Science and Technology, Anhui University, Hefei 230039,China)
Abstract: Based on the developing trend of board design’s high-speed and complication, it is no surprise that how to shorten the time-to-market of products is an import metric for every design company. After fixing on the architecture of system and finishing the design entry, engineers can use EDA tools to do ERC check in order to reduce design errors. But EDA tools are short of the function in hardware connectivity check. In this article, we will discuss the feasibility and superiority of using a new method to go on with the hardware connectivity check, which is based on Perl (Practical Extraction and Report Language).
Key words:board level design; EDA tool; hardware connectivity validation; Perl
1 引言
目前的电子设计大多数是集成系统级设计，整个项目中既包含硬件整机设计又包含软件开发。这种技术特点向电子工程师提出了新的挑战。
首先，如何在设计早期将系统软硬件功能划分得比较合理，形成有效的功能结构框架，以避免冗余循环过程；
其次，如何在短时间内设计出高性能高可靠的PCB板。因为软件的开发很大程度上依赖硬件的实现，只有保证整机设计一次通过，才会更有效的缩短设计周期。
众所周知，电子技术的发展日新月异，而这种变化的根源，主要因素来自芯片技术的进步，半导体工艺日趋物理极限，超大规模电路成为芯片发展主流[1]。而这种工艺和规模的变化又带来了许多新的电子设计瓶颈，板级设计也受到很大的冲击，最明显的一个变化是芯片封装的种类极大丰富，功能集成度、复杂度明显增高；另外，芯片工作频率提高，使得系统工作频率的提高成为可能。而这些变化必然给板级设计带来许多问题和挑战。首先，由于高密度引脚及引脚尺寸日趋物理极限，导致低的布通率；其次，由于系统时钟频率的提高，引起的时序及信号完整性问题；第三，工程师希望使用功能更完备的EDA工具来完成复杂的高性能的设计[2]。
据此，我们不难看出，板级设计有以下三种趋势：
1) 高速时钟频率及快速边沿的设计成为主流[3]；
2) 产品小型化及高性能必须面对在同一块板上由于混合信号设计技术（即数字、模拟及射频混合设计）所带来的分布效应；
3) 设计难度的提高，导致传统的设计流程及设计方法很难胜任当前的技术。
基于板级设计的发展趋势，目前有许多厂商从事电子设计自动化(EDA)工具的开发工作，如 Cadence, Synopsis, Mentor Graphics等EDA工具供应商。EDA所涉及的领域非常广泛，包括网络、通信、计算机、航天航空等。产品则涉及系统板级设计、系统数字/中频模拟/数模混合/射频仿真设计、系统IC/ASIC/FPGA的设计/仿真/验证，软硬件协同设计等。任何一家EDA供应商均很难提供满足各类用户的不同设计需求的最强的设计流程。
2 板级电路的硬件连接验证方法
2.1 电路原理图设计流程
我们知道原理图设计是电路设计的基础，只有在设计好原理图的基础上才可以进行印刷电路板的设计和电路仿真等。电路原理图设计流程如图1所示。
原理图具体设计步骤如下[4]：
1) 新建原理图文件。在进人 SCH 设计系统之前，首先要构思好原理图，即必须知道所设计的项目需要哪些电路来完成，然后用相应的设计输入工具来画出电路原理图。
图1 电路原理图设计流程图
2) 设置工作环境。根据实际电路的复杂程度来设置图纸的大小。在电路设计的整个过程中，图纸的大小都可以不断地调整，设置合适的图纸大小是完成原理图设计的第一步。
3) 放置元件。从元件库中选取元件，布置到图纸的合适位置，并对元件的名称、封装进行定义和设定，根据元件之间的走线等联系对元件在工作平面上的位置进行调整和修改使得原理图美观而且易懂。
4) 原理图的布线。根据实际电路的需要，利用 SCH 提供的各种工具、指令进行布线，将工作平面上的器件用具有电气意义的导线、符号连接起来，构成一幅完整的电路原理图。
5) 建立网络表。完成上面的步骤以后，可以看到一张完整的电路原理图了，但是要完成电路板的设计，就需要生成一个网络表文件。网络表是电路板和电路原理图之间的重要纽带。
6) 原理图的电气检查。当完成原理图布线后，需要设置项目选项来编译当前项目，利用工具提供的错误检查报告修改原理图。
7) 编译和调整。如果原理图已通过电气规范检查，那么原理图的设计就完成了。这是对于一般电路设计而言，尤其是较大的项目，通常需要对电路的多次修改才能够通过电气规范检查。
8) 存盘和报表输出：电路图输入工具一般会提供利用各种报表工具生成的报表（如网络表、元件清单等），同时可以对设计好的原理图和各种报表进行存盘和输出打印，为印刷板电路的设计做好准备。
2.2 硬件连接验证方法的目的和验证范围
在2.1中描述的原理图设计流程中，电气规范检查是完成原理图设计的必要条件[5]。对于一个庞大复杂的系统板级设计来说，由于设计工具在硬件连接性方面的检查功能不完善，或者由于设计人员在设计中的忽视，硬件连接方面的一些错误在通过电气规范检查并报表输出后的板级设计中时有出现。在这里所说的硬件连接方面的错误主要是指：原理图中器件symbol中的芯片引脚名称与该芯片说明书中命名的引脚名称不同；没有连接的引脚；输入/输出脚的冲突；电路设计中是否按照每个芯片说明书中规定的供电电压为该芯片供电；电路设计中是否存在芯片的某一个引脚存在重复的上拉、下拉电阻或者同时存在一个上拉电阻和一个下拉电阻的矛盾情况。其中输入/输出脚的冲突包括两个方面：一是驱动芯片和接收芯片的连接引脚的信号方向是否存在同为输入或者同为输入的相悖情况，二是驱动芯片输出脚的输出高低电平和接收芯片输入脚的高低电平是否存在过驱动或者不足驱动的情况。
为了进一步分析进行硬件连接验证的必要性，以下按照连接性错误的类型逐一阐述：
1) 电路设计中是否存在未连接的节点：进行节点连接验证通常是为了确认器件的引脚是否存在没有正确连接的情况，或者是否存在孤立节点即电路设计中是否存在某器件的一个节点没有连接到其他任何器件的情况。通常情况下，电路设计人员会对电路设计中一些故意悬空的芯片引脚标注上“NC”，这种情况则不属于未连接的节点。在分析中，我们认为未连接的节点既可以是器件的一个引脚未连接，也可以是完全没有连到其他器件；对于电容，电阻和电感这样的器件，我们也需要去确定它们的两个引脚在设计中是否都被使用。
2) 电路设计中的是否存在芯片说明书中明确指出未连接时需要进行特殊处理的输入脚：进行输入脚测试的目的和进行节点测试的目的很相似。电路图中的浮空的输入脚必须被给予特别的关注，因为由于它们处于逻辑“1”和逻辑“0”的不确定性可能会给器件带来不稳定的工作状态，或者引入了电子噪声从而影响该器件的其他功能。
3) 电路设计中的是否存在错接的电源脚或者地脚：进行电源和地脚的连接验证的目的是为了确保电路设计中的每一个器件的电源和地脚都接入到正确的电源网络上。此处的“正确”包含两个方面的含义，其一是指电源脚接到电源节点，且地脚接地；其二是指电源脚所接的电压值处在该芯片说明书要求的工作电压范围之内。此外，输入脚和输出脚是否存在重复的上拉或下拉电阻，以及是否存在冲突的上/下拉电阻这两个问题也必须予以关注。
4) 电路设计中的是否存在相悖的引脚方向：
图2 纠错流程图
我们进行此部分验证所遵循的评价标准如下：
a. 所有接收器件的输入脚都至少被一个驱动器件的输出脚驱动；
b.电路设计中的任意一个特定的节点只允许连接一个输出脚；
c.输出脚不能直接和电源/地脚连接。
5)电路设计中的是否存在数字驱动脚和数字接收脚的DC特性不匹配：我们进行此部分验证是为了检查驱动脚和输出脚的高/低电平是否匹配，防止芯片存在过驱动或者不足驱动的情况出现。
6) 电路设计中的是否存在命名不一致性的情况：我们进行此部分验证的目的是检查电路设计中引脚的功能和节点命名是否存在不一致性。不一致性通常会发生在FPGA和连接性器件上，因为这些器件的引脚功能在电路设计中没有明确提及。同时，差分信号的极性连接正确性也可以在此部分检查。
2.3 硬件连接验证方法的实现
为了完成2.2中列举的板级设计的硬件连接验证，我们需要按照以下三个步骤：
1) 首先比对原理图中所有器件的供电电压、引脚信号方向、数字脚的高低电平等一系列参数是否与对应的芯片说明书的参数一致，如图2所示：
2) 其次检查原理图中所有芯片的外围连接，特别是没有使用的引脚的特殊处理、Open-Drain的引脚、电源的去耦电容等是否满足其对应的芯片说明书中的特定要求。
3) 最后检查原理图中所有存在连接关系的芯片中互相连接的引脚的输入输出方向是否正确，即不存在两个输入或者输出脚对接的情况；检查设计中存在互相连接的驱动与被驱动关系的芯片之间对接的数字脚的高低电平是否匹配，即不存在过驱动或者不足驱动的情况。
为完成上面提到的硬件连接验证的三个步骤，我们需要精确地比对电路原理图中的器件参数和芯片说明书中的对应参数的数值或者范围是否一致。在日趋复杂的板级设计中要准确无误地完成参数的比对工作，单单凭借设计师的经验或者肉眼观察是很难做到的，这就要求我们必须借助有效的辅助工具进行参数处理，排除电路原理图和芯片说明书参数已经匹配的连接，缩小检查的范围，最终凭借设计经验和芯片说明书的规范来锁定设计中确实存在的硬件连接错误，整个流程如图2所示。
3 结论
本文介绍了一种新的基于Perl语言[4]的数据库处理工具进行系统板级设计中的硬件连接性验证的方法，运用此方法，我们可以在系统设计的早期阶段发现系统内潜在的芯片功能性或者参数匹配方面的错误，将硬件设计的错误降到最低，便于大大提升设计一次成功率，降低设计成本，缩短产品进入市场的周期。
参考文献：
[1] 王卫平.电子工艺基础：第2版.2003年09月.北京：电子工业出版社.
[2] 集成系统PCB板设计的新技术.[2003-11-25].上海泰齐科技网.
[3] 周润景，袁伟亭编著.Cadence 高速电路板设计与仿真（第2版）.2007年09月.北京：电子工业出版社.
[4] 李刚，王艳林，孙江宏等编著.Protel DXP电路设计标准教程.2005年06月.北京：清华大学出版社.
[5] 零点工作室编著.精通Protel DXP2004电路设计.2006年9月.北京：电子工业出版社.
[6]（美）沃尔等编著.何伟平译.Perl语言编程.2002年01月.北京：中国电力出版社.
关键词：板级设计；EDA工具；硬件连接检查；Perl语言
中图分类号： TP311文献标识码：A文章编号：1009-3044(2008)33-1496-02
Discussion of Hardware Connectivity validation method in Board Level Design
JIANG Yuan-jun, WU Xiu-long
(School of Electronic Science and Technology, Anhui University, Hefei 230039,China)
Abstract: Based on the developing trend of board design’s high-speed and complication, it is no surprise that how to shorten the time-to-market of products is an import metric for every design company. After fixing on the architecture of system and finishing the design entry, engineers can use EDA tools to do ERC check in order to reduce design errors. But EDA tools are short of the function in hardware connectivity check. In this article, we will discuss the feasibility and superiority of using a new method to go on with the hardware connectivity check, which is based on Perl (Practical Extraction and Report Language).
Key words:board level design; EDA tool; hardware connectivity validation; Perl
1 引言
目前的电子设计大多数是集成系统级设计，整个项目中既包含硬件整机设计又包含软件开发。这种技术特点向电子工程师提出了新的挑战。
首先，如何在设计早期将系统软硬件功能划分得比较合理，形成有效的功能结构框架，以避免冗余循环过程；
其次，如何在短时间内设计出高性能高可靠的PCB板。因为软件的开发很大程度上依赖硬件的实现，只有保证整机设计一次通过，才会更有效的缩短设计周期。
众所周知，电子技术的发展日新月异，而这种变化的根源，主要因素来自芯片技术的进步，半导体工艺日趋物理极限，超大规模电路成为芯片发展主流[1]。而这种工艺和规模的变化又带来了许多新的电子设计瓶颈，板级设计也受到很大的冲击，最明显的一个变化是芯片封装的种类极大丰富，功能集成度、复杂度明显增高；另外，芯片工作频率提高，使得系统工作频率的提高成为可能。而这些变化必然给板级设计带来许多问题和挑战。首先，由于高密度引脚及引脚尺寸日趋物理极限，导致低的布通率；其次，由于系统时钟频率的提高，引起的时序及信号完整性问题；第三，工程师希望使用功能更完备的EDA工具来完成复杂的高性能的设计[2]。
据此，我们不难看出，板级设计有以下三种趋势：
1) 高速时钟频率及快速边沿的设计成为主流[3]；
2) 产品小型化及高性能必须面对在同一块板上由于混合信号设计技术（即数字、模拟及射频混合设计）所带来的分布效应；
3) 设计难度的提高，导致传统的设计流程及设计方法很难胜任当前的技术。
基于板级设计的发展趋势，目前有许多厂商从事电子设计自动化(EDA)工具的开发工作，如 Cadence, Synopsis, Mentor Graphics等EDA工具供应商。EDA所涉及的领域非常广泛，包括网络、通信、计算机、航天航空等。产品则涉及系统板级设计、系统数字/中频模拟/数模混合/射频仿真设计、系统IC/ASIC/FPGA的设计/仿真/验证，软硬件协同设计等。任何一家EDA供应商均很难提供满足各类用户的不同设计需求的最强的设计流程。
2 板级电路的硬件连接验证方法
2.1 电路原理图设计流程
我们知道原理图设计是电路设计的基础，只有在设计好原理图的基础上才可以进行印刷电路板的设计和电路仿真等。电路原理图设计流程如图1所示。
原理图具体设计步骤如下[4]：
1) 新建原理图文件。在进人 SCH 设计系统之前，首先要构思好原理图，即必须知道所设计的项目需要哪些电路来完成，然后用相应的设计输入工具来画出电路原理图。
图1 电路原理图设计流程图
2) 设置工作环境。根据实际电路的复杂程度来设置图纸的大小。在电路设计的整个过程中，图纸的大小都可以不断地调整，设置合适的图纸大小是完成原理图设计的第一步。
3) 放置元件。从元件库中选取元件，布置到图纸的合适位置，并对元件的名称、封装进行定义和设定，根据元件之间的走线等联系对元件在工作平面上的位置进行调整和修改使得原理图美观而且易懂。
4) 原理图的布线。根据实际电路的需要，利用 SCH 提供的各种工具、指令进行布线，将工作平面上的器件用具有电气意义的导线、符号连接起来，构成一幅完整的电路原理图。
5) 建立网络表。完成上面的步骤以后，可以看到一张完整的电路原理图了，但是要完成电路板的设计，就需要生成一个网络表文件。网络表是电路板和电路原理图之间的重要纽带。
6) 原理图的电气检查。当完成原理图布线后，需要设置项目选项来编译当前项目，利用工具提供的错误检查报告修改原理图。
7) 编译和调整。如果原理图已通过电气规范检查，那么原理图的设计就完成了。这是对于一般电路设计而言，尤其是较大的项目，通常需要对电路的多次修改才能够通过电气规范检查。
8) 存盘和报表输出：电路图输入工具一般会提供利用各种报表工具生成的报表（如网络表、元件清单等），同时可以对设计好的原理图和各种报表进行存盘和输出打印，为印刷板电路的设计做好准备。
2.2 硬件连接验证方法的目的和验证范围
在2.1中描述的原理图设计流程中，电气规范检查是完成原理图设计的必要条件[5]。对于一个庞大复杂的系统板级设计来说，由于设计工具在硬件连接性方面的检查功能不完善，或者由于设计人员在设计中的忽视，硬件连接方面的一些错误在通过电气规范检查并报表输出后的板级设计中时有出现。在这里所说的硬件连接方面的错误主要是指：原理图中器件symbol中的芯片引脚名称与该芯片说明书中命名的引脚名称不同；没有连接的引脚；输入/输出脚的冲突；电路设计中是否按照每个芯片说明书中规定的供电电压为该芯片供电；电路设计中是否存在芯片的某一个引脚存在重复的上拉、下拉电阻或者同时存在一个上拉电阻和一个下拉电阻的矛盾情况。其中输入/输出脚的冲突包括两个方面：一是驱动芯片和接收芯片的连接引脚的信号方向是否存在同为输入或者同为输入的相悖情况，二是驱动芯片输出脚的输出高低电平和接收芯片输入脚的高低电平是否存在过驱动或者不足驱动的情况。
为了进一步分析进行硬件连接验证的必要性，以下按照连接性错误的类型逐一阐述：
1) 电路设计中是否存在未连接的节点：进行节点连接验证通常是为了确认器件的引脚是否存在没有正确连接的情况，或者是否存在孤立节点即电路设计中是否存在某器件的一个节点没有连接到其他任何器件的情况。通常情况下，电路设计人员会对电路设计中一些故意悬空的芯片引脚标注上“NC”，这种情况则不属于未连接的节点。在分析中，我们认为未连接的节点既可以是器件的一个引脚未连接，也可以是完全没有连到其他器件；对于电容，电阻和电感这样的器件，我们也需要去确定它们的两个引脚在设计中是否都被使用。
2) 电路设计中的是否存在芯片说明书中明确指出未连接时需要进行特殊处理的输入脚：进行输入脚测试的目的和进行节点测试的目的很相似。电路图中的浮空的输入脚必须被给予特别的关注，因为由于它们处于逻辑“1”和逻辑“0”的不确定性可能会给器件带来不稳定的工作状态，或者引入了电子噪声从而影响该器件的其他功能。
3) 电路设计中的是否存在错接的电源脚或者地脚：进行电源和地脚的连接验证的目的是为了确保电路设计中的每一个器件的电源和地脚都接入到正确的电源网络上。此处的“正确”包含两个方面的含义，其一是指电源脚接到电源节点，且地脚接地；其二是指电源脚所接的电压值处在该芯片说明书要求的工作电压范围之内。此外，输入脚和输出脚是否存在重复的上拉或下拉电阻，以及是否存在冲突的上/下拉电阻这两个问题也必须予以关注。
4) 电路设计中的是否存在相悖的引脚方向：
图2 纠错流程图
我们进行此部分验证所遵循的评价标准如下：
a. 所有接收器件的输入脚都至少被一个驱动器件的输出脚驱动；
b.电路设计中的任意一个特定的节点只允许连接一个输出脚；
c.输出脚不能直接和电源/地脚连接。
5)电路设计中的是否存在数字驱动脚和数字接收脚的DC特性不匹配：我们进行此部分验证是为了检查驱动脚和输出脚的高/低电平是否匹配，防止芯片存在过驱动或者不足驱动的情况出现。
6) 电路设计中的是否存在命名不一致性的情况：我们进行此部分验证的目的是检查电路设计中引脚的功能和节点命名是否存在不一致性。不一致性通常会发生在FPGA和连接性器件上，因为这些器件的引脚功能在电路设计中没有明确提及。同时，差分信号的极性连接正确性也可以在此部分检查。
2.3 硬件连接验证方法的实现
为了完成2.2中列举的板级设计的硬件连接验证，我们需要按照以下三个步骤：
1) 首先比对原理图中所有器件的供电电压、引脚信号方向、数字脚的高低电平等一系列参数是否与对应的芯片说明书的参数一致，如图2所示：
2) 其次检查原理图中所有芯片的外围连接，特别是没有使用的引脚的特殊处理、Open-Drain的引脚、电源的去耦电容等是否满足其对应的芯片说明书中的特定要求。
3) 最后检查原理图中所有存在连接关系的芯片中互相连接的引脚的输入输出方向是否正确，即不存在两个输入或者输出脚对接的情况；检查设计中存在互相连接的驱动与被驱动关系的芯片之间对接的数字脚的高低电平是否匹配，即不存在过驱动或者不足驱动的情况。
为完成上面提到的硬件连接验证的三个步骤，我们需要精确地比对电路原理图中的器件参数和芯片说明书中的对应参数的数值或者范围是否一致。在日趋复杂的板级设计中要准确无误地完成参数的比对工作，单单凭借设计师的经验或者肉眼观察是很难做到的，这就要求我们必须借助有效的辅助工具进行参数处理，排除电路原理图和芯片说明书参数已经匹配的连接，缩小检查的范围，最终凭借设计经验和芯片说明书的规范来锁定设计中确实存在的硬件连接错误，整个流程如图2所示。
3 结论
本文介绍了一种新的基于Perl语言[4]的数据库处理工具进行系统板级设计中的硬件连接性验证的方法，运用此方法，我们可以在系统设计的早期阶段发现系统内潜在的芯片功能性或者参数匹配方面的错误，将硬件设计的错误降到最低，便于大大提升设计一次成功率，降低设计成本，缩短产品进入市场的周期。
参考文献：
[1] 王卫平.电子工艺基础：第2版.2003年09月.北京：电子工业出版社.
[2] 集成系统PCB板设计的新技术.[2003-11-25].上海泰齐科技网.
[3] 周润景，袁伟亭编著.Cadence 高速电路板设计与仿真（第2版）.2007年09月.北京：电子工业出版社.
[4] 李刚，王艳林，孙江宏等编著.Protel DXP电路设计标准教程.2005年06月.北京：清华大学出版社.
[5] 零点工作室编著.精通Protel DXP2004电路设计.2006年9月.北京：电子工业出版社.
[6]（美）沃尔等编著.何伟平译.Perl语言编程.2002年01月.北京：中国电力出版社.