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对于高速网络测试仪,传统的微处理器已经不能得到如此高的处理速度,而采用ASIC又面临着开发成本高、价格昂贵的问题,而且不能进行修改升级,而且在某些指标的测试上存在较大误差(如帧延时测试),因此需要研究新的应用平台,以满足高速网络的测试性能要求。所以本文提出了了一种基于使用FPGA实现相应的测试软核(Verilog HDL)的控制平台方案。