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该文基于并行乘法器结构设计了一种新型的低功耗常系数乘法器。它采用了CSD（Canonical sign-digital）编码，Wallace Tree乘法算法，结合采用了截断处理，变数校正的优化技术，实现了一种适用于DCT／IDCT变换的常系数乘法器。该乘法器的输入字长为15bits（Q3格式）输出字长为15bits（Q3格式），常系数字长为15bits（Q14格式）。采用SMIC 0.18um工艺进行综合，本设计的面积为13974μm^2，并在100MHz的时钟频率下功耗为0.69mw。通过与其它算法实