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本文提出适用于无失真并行数据压缩的超大规模ＡＳＩＣ的逻辑电路设计，与其他传统的串行或小规模并行无失真数据压缩的硬件或软件方法相比，本文的Ｓｙｓｔｏｌｉｃ阵列结构有更好的并行性、实时性和普适性，对ＡＳＩＣ的时序和功能进行的模拟验证，证明了逻辑和电路设计的正确性和有效性。
无失真并行数据压缩的脉动阵列ASIC设计
【摘 要】
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本文提出适用于无失真并行数据压缩的超大规模ＡＳＩＣ的逻辑电路设计，与其他传统的串行或小规模并行无失真数据压缩的硬件或软件方法相比，本文的Ｓｙｓｔｏｌｉｃ阵列结构有更好的并行性、实时性和普适
【机 构】
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华东理工大学计算机科学与工程系,清华大学智能技术和系统国家重点实验室
【出 处】
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电子学报
【发表日期】
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2000年9期
【基金项目】
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973国家重点基础研究规划项目基金!(No .G1 9990 32 70 7),,国家自然科学基金!(No .697730 37)
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