Viterbi译码器的硬件实现

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【摘要】

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介绍了一种Viterbi译码器的硬件实现方法.设计的基于硬判决的Viterbi译码器具有约束长度长(9)、译码深度深(64)的特点.为了兼顾硬件资源与电路性能两个方面,在设计中使用了4

【作者】

：

汪晓岩胡庆生孙荣久樊昊易浩勇

【机构】

：

国家电力公司,2

【出处】

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微电子学

【发表日期】

：

2002年4期

【关键词】

：

电力线通信数字通信 VITERBI译码器 FPGA 专用集成电路 Powerline communication Digital communication

【基金项目】

：

国家电力公司资助项目

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介绍了一种Viterbi译码器的硬件实现方法.设计的基于硬判决的Viterbi译码器具有约束长度长(9)、译码深度深(64)的特点.为了兼顾硬件资源与电路性能两个方面,在设计中使用了4个ACS单元,并根据Xilinx Virtex系列FPGA 的结构特点,利用FPGA内部的BlockRAM保存汉明距离和幸存路径,提高了译码速度.

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