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摘要：FPGA由于集成了超大规模集成电路和可编程器件的诸多优点，其在现代工业生产和科学研究中的数据采集和处理的应用越来越广泛〔本文针对SSI接口类传感器数据采集与数理需求，设计了以FPGA为核心处理器的多通道数据采集系统〔所设计的系统通过PCI9054桥接芯片实现FPGA局部总线到PMC/PCI总线的转换，而后再通过PMC/PCI总线完成数据采集系统与上层母板的连接和通讯、系统调试结果表明所设计的系统能够实现数据采集处理功能。
关键词：FPGA；数据采集；PMC总线；SSI协议
【分类号】TP274.2
一、FPGA简介
上个世纪80年代中期，一种新型的高密度的器件—FPGA逐步得到使用，它是在其他的一些可编程器件的基础上不断发展而产生的，比如可编程器件PAL、GAL与EPLD等。现在市场上对高性能芯片的要求越来越高以及工艺技术飞速发展，这些都促使超大规模、高速、低功耗的新型的FPGA/CPLD的迅速崛起。简化的FPGA基本分为6部分：可编程输入/输出单元、基本可编程逻辑单元、嵌入式块 RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核。
二、系统的硬件设计
FPGA的硬件设计不同于DSP和ARM系统，比较灵活和自由，只要设计好专用管脚的电路，通用I/O的连接可以自己定义，下面给大家介绍一些FPGA电路设计中会用到的特殊技巧做参考。
1、管脚兼容性设计
前面的内容提到过，FPGA在芯片选项的时候要尽量选择兼容性好的封装。那么，在硬件电路设计时，就要考虑如何兼容多种芯片的问题。
例如，红色飓风II代——Altera的开发板就是兼容了EP1C6Q240和EP1C12Q240两个型号的FPGA。这两个芯片有12个I/O管脚定义是不同的。在EP1C6Q240芯片上，这12个I/O是通用I/O管脚，而在EP1C12Q240芯片上，它们是电源和地信号。为了能保证两个芯片在相同的电路板上都能工作，我们就必须按照EP1C12Q240的要求来把对应管脚连接到电源和地平面。因为，通用的I/O可以連接到电源或者地信号，但是电源或者地信号却不能作为通用I/O。在相同封装、兼容多个型号FPGA的设计中，一般的原则就是按照通用I/O数量少的芯片来设计电路。
2、根据电路布局来分配管脚功能
FPGA的通用I/O功能定义可以根据需要来指定。在电路图设计的流程中，如果能够根据PCB的布局来对应的调整原理图中FPGA的管脚定义，就可以让后期的布线工作更顺利。 例如，如图2.1所示，SDRAM芯片在FPGA的左侧。在FPGA的管脚分配的时候，应该把与SDRAM相关的信号安排在FPGA的左侧管脚上。这样，可以保证SDRAM信号的布线距离最短，实现最佳的信号完整性。
3、预留测试点
目前FPGA提供的I/O数量越来越多，除了能够满足设计需要的I/O外，还有一些剩余I/O没有定义。这些I/O可以作为预留的测试点来使用。例如，在测试与FPGA相连的SDRAM工作时序状态的时候，直接用示波器测量SDRAM相关管脚会很困难。而且SDRAM工作频率较高，直接测量会引入额外的阻抗，影响SDRAM的正常工作。如果FPGA有预留的测试点，那么可以将要测试的信号从FPGA内部指定到这些预留的测试点上。这样既能测试到这些信号的波形，又不会影响SDRAM的工作。如果电路测试过程中发现需要飞线才能解决问题，那么这些预留的测试点还可以作为飞线的过渡点。
三、系统的软件设计
依据奈奎斯特采样定理，在模拟信号的数字化过程中，要想不失真的还原出原信号，采样频率必须大于模拟信号最高频率的两倍，即 由于音频信号的频率范围为20Hz～20kHz，即fh=20kHz，所以采样频率最低为40kHz。目前对音频信号的采集频率主要有44.1kHz 和48kHz两种，为更好地还原信号本文使用48kHz采样速率。AD7705在时钟为2.4576MHz的条件下，更新速率有四种，分别为50Hz，60Hz，250Hz，500Hz，即理论上最快只需2ms即可完成一次数据转换。由相关资料知，AD7705典型建立时间为16ms，即使用60Hz更新速率，16ms完成一次转换，每秒输出60次转换结果。本文更新速率使用60Hz。由AD手册[6]知串行时钟脉冲宽度不得小于100ns，即时钟不得大于5MHz，通过将系统时钟分频，得到所需要的串行时钟。上电或复位后，器件等待指令数据写入通信寄存器。包括向AD7705写控制字。当写入控制字后，AD7705即处于工作状态，对采集到的模拟量进行模数转换。当模数转换完毕后，AD7705的DRDY引脚会产生一个低电平。系统工作后，FPGA查询DRDY电平状态。
本文所使用的AD7705是AD公司生产的适合于测量低频信号的16位AD转换器，主要引脚功能介绍见表 1 。
四、试验结果
利用QuartusII，对系统采样进行了仿真， 结果如图所示。
从图我们可以知道，对FPGA的操作首先复位各寄存器，然后写控制字，再通过通信寄存器对时钟寄存器、设置寄存器进行访问分别写控制字FFH、05H和40H，分别表示AD晶振2.4576MHz，更新频率60次/s，自校准模式，差分输入。
五、结果
目前针对数据采集系统性能不断提高的需求，本文详细介绍了超高速（1.5GSPS）数据采集与存储系统的硬件设计方案，并从软件角度给出了具体的解决办法。 该方案采用移动硬盘的基本存储框架，系统核心控制器FPGA利用时分复用技术把A/D采样高速数据接收后分别并行存放到相应的硬盘中，另外，利用USB技术与PC机实现数据交换，有利于数据的进一步分析与处理。该系统采用模块化结构设计，选用规范的接口标准，另外FPGA具备在线可编程特性，随时可以修改软件设置，便于系统的升级更新。由于高速数据采集系统的广泛应用，人们对数据采集的主要技术指标，如采样率、分辨率、精度、存储速率以及抗干扰能力等方面都提出了越来越高的要求。
参考文献：
【1】金永贤.新型高速数据采集方法研究.华东交通大学学报
【2】龙瑜.高速数字信号处理系统的设计.微处理机，2007
关键词：FPGA；数据采集；PMC总线；SSI协议
【分类号】TP274.2
一、FPGA简介
上个世纪80年代中期，一种新型的高密度的器件—FPGA逐步得到使用，它是在其他的一些可编程器件的基础上不断发展而产生的，比如可编程器件PAL、GAL与EPLD等。现在市场上对高性能芯片的要求越来越高以及工艺技术飞速发展，这些都促使超大规模、高速、低功耗的新型的FPGA/CPLD的迅速崛起。简化的FPGA基本分为6部分：可编程输入/输出单元、基本可编程逻辑单元、嵌入式块 RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核。
二、系统的硬件设计
FPGA的硬件设计不同于DSP和ARM系统，比较灵活和自由，只要设计好专用管脚的电路，通用I/O的连接可以自己定义，下面给大家介绍一些FPGA电路设计中会用到的特殊技巧做参考。
1、管脚兼容性设计
前面的内容提到过，FPGA在芯片选项的时候要尽量选择兼容性好的封装。那么，在硬件电路设计时，就要考虑如何兼容多种芯片的问题。
例如，红色飓风II代——Altera的开发板就是兼容了EP1C6Q240和EP1C12Q240两个型号的FPGA。这两个芯片有12个I/O管脚定义是不同的。在EP1C6Q240芯片上，这12个I/O是通用I/O管脚，而在EP1C12Q240芯片上，它们是电源和地信号。为了能保证两个芯片在相同的电路板上都能工作，我们就必须按照EP1C12Q240的要求来把对应管脚连接到电源和地平面。因为，通用的I/O可以連接到电源或者地信号，但是电源或者地信号却不能作为通用I/O。在相同封装、兼容多个型号FPGA的设计中，一般的原则就是按照通用I/O数量少的芯片来设计电路。
2、根据电路布局来分配管脚功能
FPGA的通用I/O功能定义可以根据需要来指定。在电路图设计的流程中，如果能够根据PCB的布局来对应的调整原理图中FPGA的管脚定义，就可以让后期的布线工作更顺利。 例如，如图2.1所示，SDRAM芯片在FPGA的左侧。在FPGA的管脚分配的时候，应该把与SDRAM相关的信号安排在FPGA的左侧管脚上。这样，可以保证SDRAM信号的布线距离最短，实现最佳的信号完整性。
3、预留测试点
目前FPGA提供的I/O数量越来越多，除了能够满足设计需要的I/O外，还有一些剩余I/O没有定义。这些I/O可以作为预留的测试点来使用。例如，在测试与FPGA相连的SDRAM工作时序状态的时候，直接用示波器测量SDRAM相关管脚会很困难。而且SDRAM工作频率较高，直接测量会引入额外的阻抗，影响SDRAM的正常工作。如果FPGA有预留的测试点，那么可以将要测试的信号从FPGA内部指定到这些预留的测试点上。这样既能测试到这些信号的波形，又不会影响SDRAM的工作。如果电路测试过程中发现需要飞线才能解决问题，那么这些预留的测试点还可以作为飞线的过渡点。
三、系统的软件设计
依据奈奎斯特采样定理，在模拟信号的数字化过程中，要想不失真的还原出原信号，采样频率必须大于模拟信号最高频率的两倍，即 由于音频信号的频率范围为20Hz～20kHz，即fh=20kHz，所以采样频率最低为40kHz。目前对音频信号的采集频率主要有44.1kHz 和48kHz两种，为更好地还原信号本文使用48kHz采样速率。AD7705在时钟为2.4576MHz的条件下，更新速率有四种，分别为50Hz，60Hz，250Hz，500Hz，即理论上最快只需2ms即可完成一次数据转换。由相关资料知，AD7705典型建立时间为16ms，即使用60Hz更新速率，16ms完成一次转换，每秒输出60次转换结果。本文更新速率使用60Hz。由AD手册[6]知串行时钟脉冲宽度不得小于100ns，即时钟不得大于5MHz，通过将系统时钟分频，得到所需要的串行时钟。上电或复位后，器件等待指令数据写入通信寄存器。包括向AD7705写控制字。当写入控制字后，AD7705即处于工作状态，对采集到的模拟量进行模数转换。当模数转换完毕后，AD7705的DRDY引脚会产生一个低电平。系统工作后，FPGA查询DRDY电平状态。
本文所使用的AD7705是AD公司生产的适合于测量低频信号的16位AD转换器，主要引脚功能介绍见表 1 。
四、试验结果
利用QuartusII，对系统采样进行了仿真， 结果如图所示。
从图我们可以知道，对FPGA的操作首先复位各寄存器，然后写控制字，再通过通信寄存器对时钟寄存器、设置寄存器进行访问分别写控制字FFH、05H和40H，分别表示AD晶振2.4576MHz，更新频率60次/s，自校准模式，差分输入。
五、结果
目前针对数据采集系统性能不断提高的需求，本文详细介绍了超高速（1.5GSPS）数据采集与存储系统的硬件设计方案，并从软件角度给出了具体的解决办法。 该方案采用移动硬盘的基本存储框架，系统核心控制器FPGA利用时分复用技术把A/D采样高速数据接收后分别并行存放到相应的硬盘中，另外，利用USB技术与PC机实现数据交换，有利于数据的进一步分析与处理。该系统采用模块化结构设计，选用规范的接口标准，另外FPGA具备在线可编程特性，随时可以修改软件设置，便于系统的升级更新。由于高速数据采集系统的广泛应用，人们对数据采集的主要技术指标，如采样率、分辨率、精度、存储速率以及抗干扰能力等方面都提出了越来越高的要求。
参考文献：
【1】金永贤.新型高速数据采集方法研究.华东交通大学学报
【2】龙瑜.高速数字信号处理系统的设计.微处理机，2007