【摘 要】
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在使用FPGA器件设计组合逻辑电路时,由于连线和逻辑单元的延迟作用,使输出信号出现毛刺,产生冒险现象,影响逻辑电路的稳定性.本文基于Verilog HDL,对硬件描述语言设计的组合
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在使用FPGA器件设计组合逻辑电路时,由于连线和逻辑单元的延迟作用,使输出信号出现毛刺,产生冒险现象,影响逻辑电路的稳定性.本文基于Verilog HDL,对硬件描述语言设计的组合逻辑电路中冒险现象产生的原因进行分析,介绍了通过加入采样脉冲和加入D触发器消除冒险现象的方法.并给出了实例程序、仿真波形及综合后的电路结构图.
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