【摘 要】
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针对信号延时器的设计,提出了基于FPGA和FIFO的延时器设计的方法,并分析了该系统的延时精度和稳定性。首先,运用Altera Quartus II开发平台,采用Verilog HDL语言实现了设计;
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针对信号延时器的设计,提出了基于FPGA和FIFO的延时器设计的方法,并分析了该系统的延时精度和稳定性。首先,运用Altera Quartus II开发平台,采用Verilog HDL语言实现了设计;其次,借助于Quartus II集成开发环境中提供的Signal Tap II嵌入式逻辑分析仪进行仿真和验证;最后,运用EP2C70F672C8芯片实现硬件电路,用信号发生器将波形输入并通过示波器观察其实际波形输出。试验结果表明：该方法可以实现信号延时,且设计相对简单,延时精度较高。
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