论文部分内容阅读
提出了一种数字分频器,根据分频器外部输入的分频比和占空比控制参数,对源时钟实现任意偶数、奇数和半整数分频,占空比全范围可调,包含50%。电路由Verilog HDL编程实现,并通过Xilinx公司SPARTAN XC3S250E芯片硬件验证。测试表明该分频器结构简单功能稳定,资源占用不足1%,使用灵活,具有较强的可移植性。