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对MPEG-4视频解码标准中运动补偿的亚像素内插过程作了算法介绍,基于算法提出了一种1/4像素精度内插的硬件结构设计,包括整个内插过程内部的子模块功能划分、设计内部的数据交互存储以及主要运算部件的优化等,并对其内部核心计算部件八抽头FIR滤波器作了详细的结构介绍.采用基于现场可编程门阵列(FPGA)的验证方法,整个设计在54 MHz时钟频率下可以实时完成格式为CCIR的图像内插过程,并给出了在ASIC设计工具下的综合规模(在2万门左右).最后从算法和实现两个不同角度提出了内插过程的扩展建议.