论文部分内容阅读
利用简单的组合逻辑电路分别在Ⅰ型和Ⅱ型最优正规基上设计出了新的并行乘法器,其中Ⅰ型最优正规基并行乘法器所需异或门数为3n-4,与门数为n,Ⅱ型最优正规基并行乘法器所需异或门数为2n-2,与门数为n;与Sunar和Koc于2001年在Ⅱ型最优正规基上提出的并行正规基乘法器对照,此乘法器大大减少了所需要的门数,从而有效地降低了硬件消耗的资源.