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在对Verilog和VHDL两种语言进行全面分析比较的基础上 ,依据统一的模拟时序模型和设计引用层次 ,采用模拟语义制导的方法完成从Verilog描述向VHDL描述的翻译转换 在保持功能等价和可综合性的同时 ,减少对语法和描述风格的限制 最后给出一些典型翻译实例
Verilog-VHDL翻译器设计与实现
【摘 要】
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在对Verilog和VHDL两种语言进行全面分析比较的基础上 ,依据统一的模拟时序模型和设计引用层次 ,采用模拟语义制导的方法完成从Verilog描述向VHDL描述的翻译转换 在保持功能等价和可综合性的同时 ,减少对语法和描述风格的限制 最后给出一些典型翻译实例
【机 构】
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北京理工大学ASIC研究所北京100081
【出 处】
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计算机辅助设计与图形学学报
【发表日期】
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2004年08期
【基金项目】
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国防科技应用基础研究基金
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