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本文使用Verilog HDL,采用“自顶向下”的方法,设计一个具有基本计时功能以及闹钟时间可调、闹钟可自停或中途通过按键停止的闹钟功能的数字闹钟,并使用Quartus和Modelsim软件实现功能仿真.
基于Verilog的数字闹钟设计及仿真
【摘 要】
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本文使用Verilog HDL,采用“自顶向下”的方法,设计一个具有基本计时功能以及闹钟时间可调、闹钟可自停或中途通过按键停止的闹钟功能的数字闹钟,并使用Quartus和Modelsim软
【机 构】
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西华师范大学 四川 南充 637000成都理工大学 四川 成都 610059;
【出 处】
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电脑迷
【发表日期】
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2017年32期
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