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基于改进的布斯算法FPGA嵌入式18 18乘法器
基于改进的布斯算法FPGA嵌入式18 18乘法器
来源 :现代电子技术 | 被引量 : 0次 | 上传用户:michellehb1
【摘 要】
:
设计了一款嵌入FPGA的乘法器,该乘法器能够满足两个18 b有符号或17 b无符号数的乘法运算.该设计基于改进的布斯算法,提出了一种新的布斯译码和部分积结构,并对9-2压缩树和超
【作 者】
:
王鲁豫
陈春深
国磊
【机 构】
:
中国空空导弹研究院
【出 处】
:
现代电子技术
【发表日期】
:
2004年期
【关键词】
:
布斯算法
部分积
9-2压缩
两级超前进位加法器
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设计了一款嵌入FPGA的乘法器,该乘法器能够满足两个18 b有符号或17 b无符号数的乘法运算.该设计基于改进的布斯算法,提出了一种新的布斯译码和部分积结构,并对9-2压缩树和超前进位加法器进行了优化.该乘法器采用TSMC 0.18μm CMOS工艺,其关键路径延迟为3.46 ns.
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