【摘 要】
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针对高效视频编解码标准中后处理CNN算法在通用平台运行时产生的高延时缺点,提出一种基于现场可编程逻辑门阵列(FPGA)的后处理卷积神经网络硬件并行架构。提出的并行架构通过
【机 构】
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江南大学物联网工程学院,数学工程与先进计算国家重点实验室,北京大学软件与微电子学院
【基金项目】
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数学工程与先进计算国家重点实验室开放基金(2017A08);国家重点研发计划(2016YFC0801001)
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针对高效视频编解码标准中后处理CNN算法在通用平台运行时产生的高延时缺点,提出一种基于现场可编程逻辑门阵列(FPGA)的后处理卷积神经网络硬件并行架构。提出的并行架构通过改进输入与输出缓冲的数据并发过程,调整卷积模块整体并行度,加快模块硬件流水。实验结果表明,基于本文所提出的并行架构设计的CNN硬件加速器在XilinxZCU102上处理分辨率为176×144视频流,计算性能相当于每秒360.5GFLOPS,计算速度可满足81.01FPS,相比时钟频率4GHz的Inteli7-4790K,计算速度
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