【摘 要】
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采用VHDL语言,运用循环减法实现除法运算,不但使完成一次除法的时间大大缩短,而且极大地减少了硬件资源的占用。其高效性和准确性,通过仿真实验得到了较好的验证,并且可以通
【机 构】
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福州大学信息与通信工程系 福建福州350002
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采用VHDL语言,运用循环减法实现除法运算,不但使完成一次除法的时间大大缩短,而且极大地减少了硬件资源的占用。其高效性和准确性,通过仿真实验得到了较好的验证,并且可以通过修改VHDL程序来实现不同数据类型的除法运算。
The use of VHDL language, the use of cyclic subtraction division operation, not only to complete the time of a division greatly shortened, but also greatly reduced the occupation of hardware resources. Its high efficiency and accuracy, through the simulation experiments have been better verified, and can modify the VHDL program to achieve different data types of division.
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