C波段宽带捷变频率综合器设计

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本文介绍了一种C波段宽带捷变频率综合器的设计方法,采用直接数字频率合成器(DDS)实现频率捷变,采用倍频链路扩展输出带宽,通过与锁相环(PLL)合成产生的本振信号混频将输出频率搬移到C波段。论述了DDS时钟电路、倍频链路以及混频部分的设计方法,并给出了达到的主要技术指标和测试结果。
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